JPH0698540A

JPH0698540A - 同期整流回路

Info

Publication number: JPH0698540A
Application number: JP24295592A
Authority: JP
Inventors: Mitsuzo Sakamoto; 光造坂本; Isao Yoshida; 功吉田; Kenichi Onda; 謙一恩田; Ryohei Saga; 良平嵯峨
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-09-11
Filing date: 1992-09-11
Publication date: 1994-04-08

Abstract

(57)【要約】【目的】本発明の目的は同期整流回路用素子として用い
るＭＯＳＦＥＴを低損失化することにある。【構成】電圧変換回路のトランスの２次側コイル７に接
続した整流用ＭＯＳＦＥＴ１０とフリーホイル用ＭＯＳ
ＦＥＴ１１を設け、各々のＭＯＳＦＥＴのゲート端子に
ソースとボディを接続した制御用ＭＯＳＦＥＴ１２、１
３を設け、ＭＯＳＦＥＴ１０、１１をオンするためには
制御用ＭＯＳＦＥＴ１２、１３のドレイン・ボディ間ダ
イオードを用い、オフするためには制御用ＭＯＳＦＥＴ
１２、１３をオンする。【効果】回路効率の高いＭＯＳＦＥＴ同期整流回路が得
られるいう効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体回路に係り、特
に、電圧変換装置に用いる同期整流回路用ＭＯＳＦＥＴ
を最適制御するのに適した半導体回路に関する。

【０００２】

【従来の技術】ＤＣ−ＤＣコンバータ等の電圧変換装置
において、整流ダイオードをＭＯＳＦＥＴに置き換えた
同期整流回路は、導通状態での電圧降下が低減できるた
め回路の効率を向上できるという利点がある。ところ
が、このＭＯＳＦＥＴのオン／オフはトランスの２次側
のインダクタンスＬに発生する電圧により制御される。
このため、ゲート容量ＣとＬＣ共振が生じ、回路効率を
低下させるという問題があった。この対策法としては１
９９１年電子情報通信学会秋季大会予稿集の頁３−２５
１においてＭＯＳＦＥＴのゲートに抵抗を挿入する方法
が提案されている。しかし、この場合にはゲート抵抗が
大きすぎるとパワーＭＯＳＦＥＴのスイッチングが遅延
することにより回路効率が低減するという問題があっ
た。

【０００３】

【発明が解決しようとする課題】前記従来のＭＯＳＦＥ
Ｔ同期整流回路ではゲートに直列抵抗を接続することに
より上述のＬＣ共振対策を行っているが、ゲート抵抗が
高すぎるとＭＯＳＦＥＴのスイッチングが遅延するた
め、ＭＯＳＦＥＴのドレイン・ボディ間の内蔵ダイオー
ドが導通する割合が増加すること、並びにＤＣ−ＤＣコ
ンバータを構成する２つの同期整流回路用のＭＯＳＦＥ
Ｔが短絡する期間が長くなり回路効率が低下するという
問題があった。

【０００４】本発明の目的は高効率のＭＯＳＦＥＴ同期
整流回路を実現するためのＭＯＳＦＥＴの制御回路を提
供することにある。

【０００５】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一実施形態によれば、電圧変換回路のト
ランスの２次側コイル（７）と直列に接続した整流用Ｍ
ＯＳＦＥＴ（１０）と並列に接続したフリーホイル用Ｍ
ＯＳＦＥＴ（１１）を設け、各々のＭＯＳＦＥＴのゲー
ト端子にソースとボディを接続した制御用ＭＯＳＦＥＴ
（１２、１３）を設け、ＭＯＳＦＥＴ（１０、１１）を
オンするためには前記制御用ＭＯＳＦＥＴ（１２、１
３）のドレイン・ボディ間ダイオードを用い、オフする
ためには前記制御用ＭＯＳＦＥＴ（１２、１３）をオン
することを特徴とするものである。本実施例は見方を変
えるとＭＯＳＦＥＴ（１０、１１）のドレイン電圧がソ
ース電圧より高い期間には前記ＭＯＳＦＥＴがオフ状態
となるようにゲートを制御し、前記ドレイン電圧が前記
ソース電圧よりも低い期間には前記ＭＯＳＦＥＴがオン
状態となるようにゲートを制御する回路要素において、
前記ＭＯＳＦＥＴのオン状態期間では一度ゲートを充電
した電荷は放電を防止するためにソースとボディを接続
した制御用のＭＯＳＦＥＴ（１２、１３）を設けたこと
を特徴とするものである（図２）。

【０００６】本発明の他の一実施形態によれば、電圧変
換回路において同期整流回路用ＭＯＳＦＥＴ（１０、１
１）のドレイン電圧がソース電圧より高い主要期間には
前記第１ＭＯＳＦＥＴがオフ状態となるようにゲートを
制御し、前記ドレイン電圧が前記ソース電圧よりも低い
主要期間には前記第１ＭＯＳＦＥＴがオン状態となるよ
うにゲートを制御するためにゲート駆動回路（１２４）
を設け、２次側の前記同期整流回路用ＭＯＳＦＥＴのゲ
ート駆動タイミングを１次側の交流発生回路（ＭＯＳＦ
ＥＴ３を含む回路）と同期して駆動することを特徴とす
るものである（図８）。

【０００７】本発明の他の一実施形態によれば、電圧変
換回路において同期整流回路用ＭＯＳＦＥＴ（１１）の
ドレイン・ソース間電圧（１００４の端子電圧）を基準
電圧（１００２の端子電圧）と比較する手段（コンパレ
ータ１２５）を設け、前記基準電圧より高電圧の場合に
は前記同期整流回路用ＭＯＳＦＥＴ（１１）がオフとな
るようにゲートを駆動し、低電圧の場合にはオンとなる
ように駆動し、前記ゲート駆動手段（１２８、１２９、
１２５）の回路電源を２次側電源（１００３端子）から
取ることを特徴とするものである（図１４）。

【０００８】

【作用】本発明の回路によれば、同期整流回路用ＭＯＳ
ＦＥＴのオン状態期間では一度ゲートを充電した電荷は
放電を防止する制御用ＭＯＳＦＥＴが存在するためＬＣ
共振によりＭＯＳＦＥＴがオン／オフし、効率が低減す
ることはない。また、同期整流回路用ＭＯＳＦＥＴをオ
ンするためには制御用ＭＯＳＦＥＴのドレイン・ボディ
間の内蔵ダイオードを介してゲートが充電される。この
ため、ゲート抵抗による遅延も低減し、同期整流回路用
ＭＯＳＦＥＴの寄生ダイオードが順バイアスされること
による損失や２つの同期整流回路用ＭＯＳＦＥＴが短絡
することによる損失を低減することが可能である。この
ため、高効率のＭＯＳＦＥＴ同期整流回路ならびにこれ
を用いた電圧変換装置を実現できるという効果がある。

【０００９】

【実施例】以下、本発明の実施例を図面に依り詳細に説
明する。図１は本発明の実施例の半導体回路の要素回路
部を示してある。１００は同期整流回路用ＭＯＳＦＥ
Ｔ、１０１はこのＭＯＳＦＥＴの基板とドレインとの間
の内蔵ダイオード、１０２は制御用ＭＯＳＦＥＴで１０
３はその内蔵ダイオードである。本発明ではＮチャネル
ＭＯＳＦＥＴのドレイン電圧がソース電圧より高くなる
ときには遮断状態に制御し、また、ドレイン電圧がソー
ス電圧より低くなる時には導通状態に制御することによ
り、順方向電圧降下が低い一方向性素子（ダイオード動
作素子）を実現する回路を同期整流回路と呼ぶこととす
る（ＰチャネルＭＯＳＦＥＴの場合にはドレイン電圧が
ソース電圧より低くなるときには遮断状態に、また、ド
レイン電圧がソース電圧より高くなる時には導通状態に
制御する）。ここで、１００を同期整流回路用ＭＯＳＦ
ＥＴとして動作させるためにゲート・ソース間に印加さ
れる電圧φ１はドレイン・ソース間に印加される電圧φ
２と逆位相になるように制御する。すなわち、同期整流
回路用ＭＯＳＦＥＴ１０１のドレイン端子１００６の電
圧がソース端子１００５の電圧より高い主要期間にはゲ
ート入力端子にはゼロボルト程度以下の電圧を印加し、
同期整流回路用ＭＯＳＦＥＴ１０１のドレイン端子１０
０６の電圧がソース端子１００５の電圧と同レベルかそ
れ以下の電圧となる主要期間にはゲート入力端子１００
８には正の電圧を印加する。本実施例ではゲート端子１
００７への電流供給を制御用ＭＯＳＦＥＴ１０２を追加
し、ドレイン・ソース間の内蔵ダイオード１０３により
行っているため同期整流回路用ＭＯＳＦＥＴ１００が導
通モードではゲート入力端子１００８に正電圧を印加し
た後にゼロ電圧近くまで下がったとしてもゲート端子１
００７の電圧は高電圧に保持される。このためゲート入
力端子の電圧に変動があった場合でも同期整流回路用Ｍ
ＯＳＦＥＴ１００のオン抵抗を低く保つことが可能であ
るという効果がある。また、同期整流回路用ＭＯＳＦＥ
Ｔ１００のドレイン・ソース間に存在する内蔵ダイオー
ド１０１が順バイアスされにくいように制御することが
可能であるため、同期整流回路用ＭＯＳＦＥＴ１００の
ドレイン・ソース間に存在する内蔵ダイオードの充放電
電力を低減可能であるという効果もある。同期整流回路
用ＭＯＳＦＥＴ１００をオフさせるにはゲート入力端子
１００８をソース端子１００５の電圧レベル以下に下
げ、スイッチ用ＭＯＳＦＥＴ１０２をオンさせることに
より実現可能である。なお、スイッチ用ＭＯＳＦＥＴ１
０２のソース・ボディ間を分離し、ＭＯＳＦＥＴ１０２
の内蔵ダイオード１０３の代わりに他のダイオードを用
いても同様な機能と効果がある回路が構成できる。ま
た、ダイオードにショットキダイオードを用いた場合に
は同期整流回路用ＭＯＳＦＥＴやスイッチ用ＭＯＳＦＥ
Ｔの内蔵ＰＮ接合ダイオードが順バイアスされにくくな
る。このためこのダイオードの充放電電力が小さくなる
という効果がある。また、ゲート入力電圧レベルが５Ｖ
以下と低い場合には同期整流回路用ＭＯＳＦＥＴ１００
の低損失化のためにも効果がある。上記ショットキダイ
オードはＭＯＳＦＥＴのドレイン・ソース間に内蔵させ
たものを使用することも可能である。（他の実施例でも
同様である）図２は本発明の実施例の半導体回路を示し
てある。本実施例回路は直流電源１によりトランスの一
次側インダクタンス５に流れる電流をＭＯＳＦＥＴ３で
チョッピングし、これによりインダクタンス５の両端に
交流電圧を発生させ、インダクタンス５、７からなるト
ランスにより電圧変換を行った後、等価的にはダイオー
ドとして働く同期整流用のＭＯＳＦＥＴ１０、１１等か
らなる同期整流回路と次段のインダクタンス１４と容量
１５からなるフィルタ回路により二次側出力端子１００
３に安定な直流電圧を発生するＤＣ−ＤＣコンバータ回
路である。図２の回路で用いているｎチャネルＭＯＳＦ
ＥＴは全てソースとボディが接続されてあるため、図で
は直接示してないが、ソースをアノードとしドレインを
カソードとする内蔵ダイオード（ドレイン・ボディ間ダ
イオード）が全てのＭＯＳＦＥＴには存在する（以下の
実施例でも同様）。従来の同期整流回路では同期整流回
路用ＭＯＳＦＥＴ１０、１１のゲート端子は直接または
抵抗を介してインダクタンス７に接続していた。これに
対し、本実施例では図１で示したように整流用ＭＯＳＦ
ＥＴ１０には制御用ＭＯＳＦＥＴ１２、フライホイール
用ＭＯＳＦＥＴ１１には制御用ＭＯＳＦＥＴ１３を追加
していることが特徴である。本回路ではインダクタンス
７の黒点側が高電圧となったときには２次側インダクタ
ンス７と直列に接続された整流用ＭＯＳＦＥＴ１０がオ
ンで２次側インダクタンス７と並列に接続されたフリー
ホイル用ＭＯＳＦＥＴ１１をオフし、２次側出力端子１
００３に電流Ｉ₂を供給する。次に黒点側が負となった
ときには整流用ＭＯＳＦＥＴ１０をオフし、フリーホイ
ル用ＭＯＳＦＥＴ１１をオンすることにより、２次側出
力端子１００３に引き続き電流Ｉ₂を供給する。ここ
で、黒点側が正電圧となる割合が高いほど二次側の出力
電圧１００３が高く、黒点側が負電圧となる割合が高い
ほど二次側の出力電圧が低く制御できる。本実施例では
新たに制御用ＭＯＳＦＥＴ１２と制御用ＭＯＳＦＥＴ１
３を設け、整流用ＭＯＳＦＥＴ１０をオンするには制御
用ＭＯＳＦＥＴ１２のドレイン・ソース間ダイオードが
用いられ、オフするためには制御用ＭＯＳＦＥＴ１２を
オンする。また、フリーホイル用ＭＯＳＦＥＴ１１をオ
ンするには制御用ＭＯＳＦＥＴ１３のドレイン・ソース
間ダイオードが用いられ、オフするためには制御用ＭＯ
ＳＦＥＴ１３をオンする。本実施例では同期整流回路用
ＭＯＳＦＥＴ１０と１１のゲートをダイオードを用いて
充電するため、同期整流回路用ＭＯＳＦＥＴがオン状態
では一度ゲートを充電した電荷は制御用ＭＯＳＦＥＴが
オンされるまで放電されることがない。このため、イン
ダクタンス７と同期整流回路用ＭＯＳＦＥＴ１０ならび
に１１の入力容量で構成されるＬＣ回路の共振を防止す
ることが可能となり、同期整流回路用ＭＯＳＦＥＴのオ
ン抵抗を常に低く保つことが可能である。また、本実施
例では同期整流回路用ＭＯＳＦＥＴ１０、１１のゲート
に抵抗を接続することなくＬＣ共振を防止することが可
能なため過大なゲート抵抗を挿入した場合に生じる同期
整流回路用ＭＯＳＦＥＴのスイッチングの遅れによる回
路効率の低下がないという効果がある。

【００１０】図３は本発明の他の実施例の半導体回路を
示してある。本実施例は図２と同機能のＤＣ−ＤＣコン
バータ回路の実施例である。図１と図２の実施例では制
御用のＭＯＳＦＥＴ１２、１３のゲート端子が同期整流
回路用のＭＯＳＦＥＴ１０、１１のドレイン端子と直接
接続したが、本実施例では直接接続されてはいない。た
だし、両端子は同位相で変動するため図１と同様の効果
が得られる。

【００１１】図４は本発明の他の実施例の半導体回路の
要素回路部を示してある。１００は同期整流回路用ＭＯ
ＳＦＥＴで１０１はその内蔵ダイオード、１０２は制御
用ＭＯＳＦＥＴで１０３はその内蔵ダイオードである。
本実施例と図１の実施例との相違点は制御用ＭＯＳＦＥ
Ｔのゲート端子が同期整流回路用ＭＯＳＦＥＴのソース
に接続し、同期整流回路用ＭＯＳＦＥＴ１００をオフす
るためにはゲート入力端子１００８をソース電圧以下に
する必要がある点であるが、その動作並びに新たにスイ
ッチ用ＭＯＳＦＥＴ１０２を入れたことの効果は図１の
場合と同様である。

【００１２】図５は本発明の他の実施例の半導体回路を
示してある。本実施例も図１と同機能のＤＣ−ＤＣコン
バータ回路の実施例である。本実施例では一次側と二次
側の電圧変換にはインダクタンス５、７、８、９からな
るトランスを使用している。１０と１１は同期整流回路
用ＭＯＳＦＥＴで、１２と１３は各々同期整流回路用Ｍ
ＯＳＦＥＴの制御用ＭＯＳＦＥＴである。本実施例の特
徴も従来回路にたいし新たに制御用ＭＯＳＦＥＴ１２、
１３を追加したことである。本回路の動作を以下に説明
する。インダクタンス７、８、９の黒点側が正電圧にな
った場合には制御用ＭＯＳＦＥＴ１３はオンとなるた
め、フリーホイル用ＭＯＳＦＥＴ１１はオフになる。ま
た、制御用ＭＯＳＦＥＴ１２はオフになるが内蔵ダイオ
ードが順バイアスされるため整流用ＭＯＳＦＥＴ１０は
オンとなる。このため、２次側電流はインダクタンス１
４を流れる。インダクタンス７、８、９の黒点側が負電
圧になったなった場合には制御用ＭＯＳＦＥＴ１２はオ
ンとなるため、整流用ＭＯＳＦＥＴ１０はオフとなる。
また、制御用ＭＯＳＦＥＴ１３はオフになるが内蔵ダイ
オードが順バイアスされるためフリーホイル用ＭＯＳＦ
ＥＴ１１はオンとなる。このため、２次側電流は引き続
きインダクタンス１４を流れる。ここで、黒点側が正電
圧となる割合が高いほど二次側の出力電圧１００３が高
く、黒点側が負電圧となる割合が高いほど二次側の出力
電圧が低く制御できる。本実施例でも図１の実施例と同
様の効果が得られる。本実施例では２次側にインダクタ
ンス７以外に制御用ＭＯＳＦＥＴ駆動用のインダクタン
ス８、９を設けてあるために配線が増えるというわずら
わしさがあるが、スイッチ用ＭＯＳＦＥＴ駆動用のゲー
ト電圧を２次側電圧と独立に自由に選択できるという利
点がある。

【００１３】図６は本発明の他の実施例の半導体回路を
示してある。本実施例は図２の実施例を共振型同期整流
回路に修正した場合の実施例を示してある。本実施例の
一次側に関してはインダクタンス６と容量４を追加する
ことにより、また、二次側回路に関しては容量１６を追
加することにより各々ＬＣ共振回路の時定数を決めてい
る。共振型同期整流回路の場合にはインダクタンス５、
７に発生する電圧が正弦波的であるため、ゲート電圧の
変化がゆるやかとなる。このため、ゲート電圧が低い期
間でのオン抵抗増加による回路効率低下、整流用ＭＯＳ
ＦＥＴの内蔵ダイオードが順バイアスされることによる
回路効率低下、２つの整流用ＭＯＳＦＥＴが同時にオン
することによる回路効率低下が生じやすくなる。これに
たいし制御用のＭＯＳＦＥＴを追加することにより上記
回路効率低下を防止することが可能である。

【００１４】図７は本発明の他の実施例の半導体回路を
示してある。本実施例は容量４、１６とインダクタンス
６を追加し、図４の回路を共振型同期整流回路に変更し
たものである。本実施例の場合の制御用ＭＯＳＦＥＴ１
２、１３を追加したことの効果は図５、図６で述べられ
たものと同様である。

【００１５】図８に本発明の他の実施例の半導体回路を
示してある。本実施例では同期整流回路用ＭＯＳＦＥＴ
１０、１１をオン／オフするタイミングを一次側のチョ
ッピング制御用ＭＯＳＦＥＴ３と同期してゲート制御回
路１２４でコントロールする場合の実施例を示す。ゲー
ト制御回路１２４はチョッピング用のＭＯＳＦＥＴ３の
ゲートと同期整流回路用ＭＯＳＦＥＴ１０、１１のゲー
トをプルオン／プルオフする回路とそのタイミングを設
定する回路からなる。この場合には図７までに述べたよ
うなダイオードを用いたゲート電荷の保持方法は必要と
しない。本実施例では一次側のグランド端子１０００の
電圧と二次側のグランド端子１００２の電圧が異なる場
合にはフォトカップラを用いることが望ましい。

【００１６】図９は本発明の他の実施例の半導体回路を
示してある。本実施例では同期整流用回路用ＭＯＳＦＥ
Ｔ１０、１１のオン／オフのタイミングを端子１００４
の電圧（同期整流回路用ＭＯＳＦＥＴ１１のドレイン・
ソース間電圧）と二次側グランド端子の電圧と比較する
ことにより行う場合の実施例である。すなわち、端子１
００４の電圧と端子１００２の電圧をコンパレータ回路
１２５で比較し、もしも端子１００４の方が高電圧の場
合（ＭＯＳＦＥＴ１１のドレイン・ソース間電圧が正電
圧の場合）にはフリーホイル用ＭＯＳＦＥＴ１１はオ
フ、整流用ＭＯＳＦＥＴ１０はオンとなるように駆動す
る（このとき、ＭＯＳＦＥＴ１０のドレイン・ソース間
電圧は負電圧となっている）。また、もしも端子１００
４の方が低電圧の場合（ＭＯＳＦＥＴ１１のドレイン・
ソース間電圧が負電圧の場合）にはフリーホイル用ＭＯ
ＳＦＥＴ１１をオン、整流用ＭＯＳＦＥＴ１０をオフと
なるように駆動する（このとき、ＭＯＳＦＥＴ１０のド
レイン・ソース間電圧は正電圧となっている）。本実施
例ではドレイン・ソース間電圧が負になる期間に、正確
にオンとなるように駆動できるためドレイン・ソース間
電圧が順バイアスされＭＯＳＦＥＴの寄生ダイオードが
オンすることを極力下げるように駆動できるために効率
が向上するという利点がある。例えば本駆動法によりド
レイン・ソース間電圧が−０．３Ｖ以下となる期間は
０．４μｓ以下となるように駆動できるため、本駆動法
による同期整流回路を用いた場合、高周波でも高効率な
スイッチングレギュレータを実現できるという効果があ
る。

【００１７】図１０は本発明の他の実施例の半導体回路
を示してある。本実施例ではＭＯＳＦＥＴ同期整流回路
をフライバック型のスイッチングレギュレータに適用し
た場合の実施例である。コンパレータ１２５により同期
整流回路用のＭＯＳＦＥＴ１１を第９の実施例の説明で
述べたのと同様に高効率に駆動可能である。すなわち、
ＭＯＳＦＥＴ１１のドレイン・ソース間電圧が正の場合
には１１がオフとなるようにまた負の場合にはオン抵抗
低減のためオンとなるように制御し回路の効率を向上す
ることが可能である。

【００１８】図１１は本発明の他の実施例の半導体回路
を示してある。本実施例ではＭＯＳＦＥＴ同期整流回路
をブースト型のスイッチングレギュレータに適用した場
合の実施例である。ＭＯＳＦＥＴ同期整流回路の動作法
とその効果は図１０と同様である。

【００１９】図１２は本発明の他の実施例の半導体回路
を示してある。本実施例ではＭＯＳＦＥＴ同期整流回路
を反転型のスイッチングレギュレータに適用した場合の
実施例である。ＭＯＳＦＥＴ同期整流回路の動作法とそ
の効果は図１０と同様である。

【００２０】図１３は本発明の他の実施例の半導体回路
を示してある。本実施例ではＭＯＳＦＥＴ同期整流回路
をバック型のスイッチングレギュレータに適用した場合
の実施例である。ＭＯＳＦＥＴ同期整流回路の動作法と
その効果は図１０と同様である。

【００２１】図１４は本発明の他の実施例の半導体回路
を示してある。本実施例は図９の回路の機能を具体的な
回路実現する場合の例を示してある。本実施例ではコン
パレータ回路１２５やゲート駆動回路１２８、１２９の
電源は二次側の電源端子１００３から取っている。なお
同期整流回路用ＭＯＳＦＥＴ１０、１１をスイッチング
する正確なタイミングはコンパレータ回路１２５の定数
決定により調整可能である。本実施例ではゲートのスイ
ッチ回路を構成する素子が多くなるが共振型回路の場合
でも整理用ＭＯＳＦＥＴ１０、１１のスイッチングを適
切に行えるため、回路効率が低下しない理想的な駆動が
行えるという利点がある。同期整流用ＭＯＳＦＥＴ１
０、１１をオンするためにはＰチャネルＭＯＳＦＥＴ１
１２、１１０を用い、オフするためにはＮチャネルＭＯ
ＳＦＥＴ１２２、１２０を用いている。

【００２２】図１５は本発明の他の実施例の半導体回路
を示してある。本実施例では同期整流回路用ＭＯＳＦＥ
Ｔ１０、１１のゲート駆動電力低減のためにインダクタ
ンス１３６を設けＬＣ共振原理に基づいて電力を回収す
るものである。ＭＯＳＦＥＴトランジスタ１２９から１
３１はゲート電圧のクランプ用素子でＭＯＳＦＥＴ１３
４、１３５はスイッチ用素子である。これらのゲート電
圧の制御法を図１６に示す。端子１００４が 'Ｈ'(同期
整流用ＭＯＳＦＥＴ１１のドレイン・ソース間電圧が
正）の時にはＶＬ１が 'Ｈ'でＶＬ２が 'Ｌ'となるよう
に制御し、端子１００４が 'Ｌ'(同期整流用ＭＯＳＦＥ
Ｔ１１のドレイン・ソース間電圧が負）の時にはＶＬ２
が 'Ｈ'でＶＬ１が 'Ｌ'となるように制御することによ
り２つの同期整流用ＭＯＳＦＥＴを低損失駆動し、さら
にゲートを駆動する電力はインダクタンス１３６を用い
て電力回収を行いながら駆動を行う。このためＭＯＳＦ
ＥＴ１０と１１の入力容量の合計に比べＭＯＳＦＥＴ１
２９から１３２までの入力容量の合計が小さい場合ゲー
トの駆動電力の低減が図れる。ここでＭＯＳＦＥＴ１３
４と１３５からなるスイッチはこのＬＣ共振を適切に利
用するために設けてある。なおＶ１からＶ６までのゲー
ト駆動電圧は同期整流回路用ＭＯＳＦＥＴ１１のドレイ
ン・ソース間電圧と基準電圧１００２との比較を行いタ
イミングを取っている。

【００２３】

【発明の効果】本発明の回路によれば、同期整流回路用
ＭＯＳＦＥＴのオン状態期間では一度ゲートを充電した
電荷は放電を防止する制御用ＭＯＳＦＥＴが存在するた
めＬＣ共振によりＭＯＳＦＥＴがオン／オフし、回路効
率が低減することはない。また、同期整流回路用ＭＯＳ
ＦＥＴをオンするためには制御用ＭＯＳＦＥＴのドレイ
ン・ボディ間の内蔵ダイオードを介してゲートが充電さ
れるためゲート抵抗による遅延も低減し、同期整流回路
用ＭＯＳＦＥＴの寄生ダイオードが順バイアスされるこ
とによる損失や２つの同期整流回路用ＭＯＳＦＥＴが短
絡することによる損失を低減することが可能である。こ
のため、高効率のＭＯＳＦＥＴ同期整流回路並びにこれ
を用いた電圧変換装置を実現できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例の要素回路である。

【図２】本発明の実施例の半導体回路である。

【図３】本発明の実施例の半導体回路である。

【図４】本発明の実施例の要素回路である。

【図５】本発明の実施例の半導体回路である。

【図６】本発明の実施例の半導体回路である。

【図７】本発明の実施例の半導体回路である。

【図８】本発明の実施例の半導体回路である。

【図９】本発明の実施例の半導体回路である。

【図１０】本発明の実施例の半導体回路である。

【図１１】本発明の実施例の半導体回路である。

【図１２】本発明の実施例の半導体回路である。

【図１３】本発明の実施例の半導体回路である。

【図１４】本発明の実施例の半導体回路である。

【図１５】本発明の実施例の半導体回路である。

【図１６】本発明の実施例の半導体回路のゲート駆動チ
ャートである。

【符号の説明】

１…直流電源、２、４、６、１５、１６…キャパシタ、
１０、１１…同期整流回路用ｎ型ＭＯＳＦＥＴ、３、１
２、１３、１００、１０２、１０５〜１１２、１２９、
１３１、１３４、…ｎ型ＭＯＳＦＥＴ、１１３〜１２
２、１３０、１３２、１３５…ｐ型ＭＯＳＦＥＴ、１２
３…抵抗、１２４、１２７、１２８…ゲート駆動回路、
１２５…コンパレータ、１２６…インバータ、５、７、
８、９、１４、１３６…インダクタンス、１０１、１０
３…ダイオード、１０００…一次側グランド端子、１０
０１…一次側電源端子、１００２…二次側グランド端
子、１００３…二次側出力端子、１００５…ソース端
子、１００６…ドレイン端子、１００７…ゲート端子、
１００８…ゲート入力端子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者嵯峨良平東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体設計開発センタ内

Claims

【特許請求の範囲】

【請求項１】トランスの２次側に整流用ＭＯＳＦＥＴと
フリーホイル用ＭＯＳＦＥＴを設け、この２つの同期整
流回路用ＭＯＳＦＥＴのゲート端子にオンさせるための
ダイオードとオフさせるための制御用トランジスタを設
けたことを特徴とする同期整流回路。
【請求項２】前記制御用トランジスタとしてボディとソ
ースを接続したＭＯＳＦＥＴを用い、この制御用ＭＯＳ
ＦＥＴのドレイン・ボディ間ダイオードを前記ダイオー
ドとして用いることを特徴とする請求項１記載の同期整
流回路。
【請求項３】前記ダイオードとしてショットキーダイオ
ードを用いたことを特徴とする請求項１または請求項２
記載の同期整流回路。
【請求項４】トランスの２次側に整流用ＭＯＳＦＥＴと
フリーホイル用ＭＯＳＦＥＴを設け、この２つの同期整
流回路用ＭＯＳＦＥＴのゲート端子にオンさせるための
第１の制御用トランジスタとオフさせるための第２の制
御用トランジスタを設けたことを特徴とする同期整流回
路。
【請求項５】同期整流回路用ＮチャネルＭＯＳＦＥＴの
ドレイン・ソース間電圧を基準電圧と比較する手段を設
け、前記基準電圧より高電圧の場合には前記同期整流回
路用ＮチャネルＭＯＳＦＥＴがオフとなるようにゲート
を駆動し、低電圧の場合にはオンとなるように駆動する
ことを特徴とする同期整流回路。
【請求項６】同期整流回路用ＰチャネルＭＯＳＦＥＴの
ドレイン・ソース間電圧を基準電圧と比較する手段を設
け、前記基準電圧より低電圧の場合には前記同期整流回
路用ＰチャネルＭＯＳＦＥＴがオフとなるようにゲート
を駆動し、高電圧の場合にはオンとなるように駆動する
ことを特徴とする同期整流回路。
【請求項７】同期整流回路用ＮチャネルＭＯＳＦＥＴの
ドレイン・ソース間電圧が負になる期間では、ドレイン
・ソース間電圧が−０．３Ｖ以下となる期間が０．４μ
ｓ以下となるように駆動することを特徴とする同期整流
回路。
【請求項８】同期整流回路用ＰチャネルＭＯＳＦＥＴの
ドレイン・ソース間電圧が正になる期間では、ドレイン
・ソース間電圧が０．３Ｖ以上となる期間が０．４μｓ
以下となるように駆動することを特徴とする同期整流回
路。
【請求項９】トランスの２次側に整流用ＭＯＳＦＥＴと
フリーホイル用ＭＯＳＦＥＴを設け、この２つの同期整
流回路用ＭＯＳＦＥＴのゲート駆動電力をＬＣ共振原理
に基づいて電力回収することを特徴とする請求項１から
請求項８のいずれかに記載の同期整流回路。
【請求項１０】請求項１から請求項９のいずれかに記載
の同期整流回路を用いた電圧変換装置。
【請求項１１】２次側の同期整流回路に請求項１から請
求項９のいずれかに記載の同期整流回路を用い、前記同
期整流回路のゲート駆動のタイミングを１次側の交流発
生回路と同期して駆動することを特徴とする電圧変換装
置。
【請求項１２】２次側の同期整流回路に請求項１から請
求項９のいずれかに記載の同期整流回路を用い、前記同
期整流回路の電源を２次側電源から取ることを特徴とす
る電圧変換装置。