JPH0698540A - 同期整流回路 - Google Patents
同期整流回路Info
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- JPH0698540A JPH0698540A JP24295592A JP24295592A JPH0698540A JP H0698540 A JPH0698540 A JP H0698540A JP 24295592 A JP24295592 A JP 24295592A JP 24295592 A JP24295592 A JP 24295592A JP H0698540 A JPH0698540 A JP H0698540A
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Abstract
(57)【要約】
【目的】本発明の目的は同期整流回路用素子として用い
るMOSFETを低損失化することにある。 【構成】電圧変換回路のトランスの2次側コイル7に接
続した整流用MOSFET10とフリーホイル用MOS
FET11を設け、各々のMOSFETのゲート端子に
ソースとボディを接続した制御用MOSFET12、1
3を設け、MOSFET10、11をオンするためには
制御用MOSFET12、13のドレイン・ボディ間ダ
イオードを用い、オフするためには制御用MOSFET
12、13をオンする。 【効果】回路効率の高いMOSFET同期整流回路が得
られるいう効果がある。
るMOSFETを低損失化することにある。 【構成】電圧変換回路のトランスの2次側コイル7に接
続した整流用MOSFET10とフリーホイル用MOS
FET11を設け、各々のMOSFETのゲート端子に
ソースとボディを接続した制御用MOSFET12、1
3を設け、MOSFET10、11をオンするためには
制御用MOSFET12、13のドレイン・ボディ間ダ
イオードを用い、オフするためには制御用MOSFET
12、13をオンする。 【効果】回路効率の高いMOSFET同期整流回路が得
られるいう効果がある。
Description
【0001】
【産業上の利用分野】本発明は半導体回路に係り、特
に、電圧変換装置に用いる同期整流回路用MOSFET
を最適制御するのに適した半導体回路に関する。
に、電圧変換装置に用いる同期整流回路用MOSFET
を最適制御するのに適した半導体回路に関する。
【0002】
【従来の技術】DC−DCコンバータ等の電圧変換装置
において、整流ダイオードをMOSFETに置き換えた
同期整流回路は、導通状態での電圧降下が低減できるた
め回路の効率を向上できるという利点がある。ところ
が、このMOSFETのオン/オフはトランスの2次側
のインダクタンスLに発生する電圧により制御される。
このため、ゲート容量CとLC共振が生じ、回路効率を
低下させるという問題があった。この対策法としては1
991年電子情報通信学会秋季大会予稿集の頁3−25
1においてMOSFETのゲートに抵抗を挿入する方法
が提案されている。しかし、この場合にはゲート抵抗が
大きすぎるとパワーMOSFETのスイッチングが遅延
することにより回路効率が低減するという問題があっ
た。
において、整流ダイオードをMOSFETに置き換えた
同期整流回路は、導通状態での電圧降下が低減できるた
め回路の効率を向上できるという利点がある。ところ
が、このMOSFETのオン/オフはトランスの2次側
のインダクタンスLに発生する電圧により制御される。
このため、ゲート容量CとLC共振が生じ、回路効率を
低下させるという問題があった。この対策法としては1
991年電子情報通信学会秋季大会予稿集の頁3−25
1においてMOSFETのゲートに抵抗を挿入する方法
が提案されている。しかし、この場合にはゲート抵抗が
大きすぎるとパワーMOSFETのスイッチングが遅延
することにより回路効率が低減するという問題があっ
た。
【0003】
【発明が解決しようとする課題】前記従来のMOSFE
T同期整流回路ではゲートに直列抵抗を接続することに
より上述のLC共振対策を行っているが、ゲート抵抗が
高すぎるとMOSFETのスイッチングが遅延するた
め、MOSFETのドレイン・ボディ間の内蔵ダイオー
ドが導通する割合が増加すること、並びにDC−DCコ
ンバータを構成する2つの同期整流回路用のMOSFE
Tが短絡する期間が長くなり回路効率が低下するという
問題があった。
T同期整流回路ではゲートに直列抵抗を接続することに
より上述のLC共振対策を行っているが、ゲート抵抗が
高すぎるとMOSFETのスイッチングが遅延するた
め、MOSFETのドレイン・ボディ間の内蔵ダイオー
ドが導通する割合が増加すること、並びにDC−DCコ
ンバータを構成する2つの同期整流回路用のMOSFE
Tが短絡する期間が長くなり回路効率が低下するという
問題があった。
【0004】本発明の目的は高効率のMOSFET同期
整流回路を実現するためのMOSFETの制御回路を提
供することにある。
整流回路を実現するためのMOSFETの制御回路を提
供することにある。
【0005】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一実施形態によれば、電圧変換回路のト
ランスの2次側コイル(7)と直列に接続した整流用M
OSFET(10)と並列に接続したフリーホイル用M
OSFET(11)を設け、各々のMOSFETのゲー
ト端子にソースとボディを接続した制御用MOSFET
(12、13)を設け、MOSFET(10、11)を
オンするためには前記制御用MOSFET(12、1
3)のドレイン・ボディ間ダイオードを用い、オフする
ためには前記制御用MOSFET(12、13)をオン
することを特徴とするものである。本実施例は見方を変
えるとMOSFET(10、11)のドレイン電圧がソ
ース電圧より高い期間には前記MOSFETがオフ状態
となるようにゲートを制御し、前記ドレイン電圧が前記
ソース電圧よりも低い期間には前記MOSFETがオン
状態となるようにゲートを制御する回路要素において、
前記MOSFETのオン状態期間では一度ゲートを充電
した電荷は放電を防止するためにソースとボディを接続
した制御用のMOSFET(12、13)を設けたこと
を特徴とするものである(図2)。
めに、本発明の一実施形態によれば、電圧変換回路のト
ランスの2次側コイル(7)と直列に接続した整流用M
OSFET(10)と並列に接続したフリーホイル用M
OSFET(11)を設け、各々のMOSFETのゲー
ト端子にソースとボディを接続した制御用MOSFET
(12、13)を設け、MOSFET(10、11)を
オンするためには前記制御用MOSFET(12、1
3)のドレイン・ボディ間ダイオードを用い、オフする
ためには前記制御用MOSFET(12、13)をオン
することを特徴とするものである。本実施例は見方を変
えるとMOSFET(10、11)のドレイン電圧がソ
ース電圧より高い期間には前記MOSFETがオフ状態
となるようにゲートを制御し、前記ドレイン電圧が前記
ソース電圧よりも低い期間には前記MOSFETがオン
状態となるようにゲートを制御する回路要素において、
前記MOSFETのオン状態期間では一度ゲートを充電
した電荷は放電を防止するためにソースとボディを接続
した制御用のMOSFET(12、13)を設けたこと
を特徴とするものである(図2)。
【0006】本発明の他の一実施形態によれば、電圧変
換回路において同期整流回路用MOSFET(10、1
1)のドレイン電圧がソース電圧より高い主要期間には
前記第1MOSFETがオフ状態となるようにゲートを
制御し、前記ドレイン電圧が前記ソース電圧よりも低い
主要期間には前記第1MOSFETがオン状態となるよ
うにゲートを制御するためにゲート駆動回路(124)
を設け、2次側の前記同期整流回路用MOSFETのゲ
ート駆動タイミングを1次側の交流発生回路(MOSF
ET3を含む回路)と同期して駆動することを特徴とす
るものである(図8)。
換回路において同期整流回路用MOSFET(10、1
1)のドレイン電圧がソース電圧より高い主要期間には
前記第1MOSFETがオフ状態となるようにゲートを
制御し、前記ドレイン電圧が前記ソース電圧よりも低い
主要期間には前記第1MOSFETがオン状態となるよ
うにゲートを制御するためにゲート駆動回路(124)
を設け、2次側の前記同期整流回路用MOSFETのゲ
ート駆動タイミングを1次側の交流発生回路(MOSF
ET3を含む回路)と同期して駆動することを特徴とす
るものである(図8)。
【0007】本発明の他の一実施形態によれば、電圧変
換回路において同期整流回路用MOSFET(11)の
ドレイン・ソース間電圧(1004の端子電圧)を基準
電圧(1002の端子電圧)と比較する手段(コンパレ
ータ125)を設け、前記基準電圧より高電圧の場合に
は前記同期整流回路用MOSFET(11)がオフとな
るようにゲートを駆動し、低電圧の場合にはオンとなる
ように駆動し、前記ゲート駆動手段(128、129、
125)の回路電源を2次側電源(1003端子)から
取ることを特徴とするものである(図14)。
換回路において同期整流回路用MOSFET(11)の
ドレイン・ソース間電圧(1004の端子電圧)を基準
電圧(1002の端子電圧)と比較する手段(コンパレ
ータ125)を設け、前記基準電圧より高電圧の場合に
は前記同期整流回路用MOSFET(11)がオフとな
るようにゲートを駆動し、低電圧の場合にはオンとなる
ように駆動し、前記ゲート駆動手段(128、129、
125)の回路電源を2次側電源(1003端子)から
取ることを特徴とするものである(図14)。
【0008】
【作用】本発明の回路によれば、同期整流回路用MOS
FETのオン状態期間では一度ゲートを充電した電荷は
放電を防止する制御用MOSFETが存在するためLC
共振によりMOSFETがオン/オフし、効率が低減す
ることはない。また、同期整流回路用MOSFETをオ
ンするためには制御用MOSFETのドレイン・ボディ
間の内蔵ダイオードを介してゲートが充電される。この
ため、ゲート抵抗による遅延も低減し、同期整流回路用
MOSFETの寄生ダイオードが順バイアスされること
による損失や2つの同期整流回路用MOSFETが短絡
することによる損失を低減することが可能である。この
ため、高効率のMOSFET同期整流回路ならびにこれ
を用いた電圧変換装置を実現できるという効果がある。
FETのオン状態期間では一度ゲートを充電した電荷は
放電を防止する制御用MOSFETが存在するためLC
共振によりMOSFETがオン/オフし、効率が低減す
ることはない。また、同期整流回路用MOSFETをオ
ンするためには制御用MOSFETのドレイン・ボディ
間の内蔵ダイオードを介してゲートが充電される。この
ため、ゲート抵抗による遅延も低減し、同期整流回路用
MOSFETの寄生ダイオードが順バイアスされること
による損失や2つの同期整流回路用MOSFETが短絡
することによる損失を低減することが可能である。この
ため、高効率のMOSFET同期整流回路ならびにこれ
を用いた電圧変換装置を実現できるという効果がある。
【0009】
【実施例】以下、本発明の実施例を図面に依り詳細に説
明する。図1は本発明の実施例の半導体回路の要素回路
部を示してある。100は同期整流回路用MOSFE
T、101はこのMOSFETの基板とドレインとの間
の内蔵ダイオード、102は制御用MOSFETで10
3はその内蔵ダイオードである。本発明ではNチャネル
MOSFETのドレイン電圧がソース電圧より高くなる
ときには遮断状態に制御し、また、ドレイン電圧がソー
ス電圧より低くなる時には導通状態に制御することによ
り、順方向電圧降下が低い一方向性素子(ダイオード動
作素子)を実現する回路を同期整流回路と呼ぶこととす
る(PチャネルMOSFETの場合にはドレイン電圧が
ソース電圧より低くなるときには遮断状態に、また、ド
レイン電圧がソース電圧より高くなる時には導通状態に
制御する)。ここで、100を同期整流回路用MOSF
ETとして動作させるためにゲート・ソース間に印加さ
れる電圧φ1はドレイン・ソース間に印加される電圧φ
2と逆位相になるように制御する。すなわち、同期整流
回路用MOSFET101のドレイン端子1006の電
圧がソース端子1005の電圧より高い主要期間にはゲ
ート入力端子にはゼロボルト程度以下の電圧を印加し、
同期整流回路用MOSFET101のドレイン端子10
06の電圧がソース端子1005の電圧と同レベルかそ
れ以下の電圧となる主要期間にはゲート入力端子100
8には正の電圧を印加する。本実施例ではゲート端子1
007への電流供給を制御用MOSFET102を追加
し、ドレイン・ソース間の内蔵ダイオード103により
行っているため同期整流回路用MOSFET100が導
通モードではゲート入力端子1008に正電圧を印加し
た後にゼロ電圧近くまで下がったとしてもゲート端子1
007の電圧は高電圧に保持される。このためゲート入
力端子の電圧に変動があった場合でも同期整流回路用M
OSFET100のオン抵抗を低く保つことが可能であ
るという効果がある。また、同期整流回路用MOSFE
T100のドレイン・ソース間に存在する内蔵ダイオー
ド101が順バイアスされにくいように制御することが
可能であるため、同期整流回路用MOSFET100の
ドレイン・ソース間に存在する内蔵ダイオードの充放電
電力を低減可能であるという効果もある。同期整流回路
用MOSFET100をオフさせるにはゲート入力端子
1008をソース端子1005の電圧レベル以下に下
げ、スイッチ用MOSFET102をオンさせることに
より実現可能である。なお、スイッチ用MOSFET1
02のソース・ボディ間を分離し、MOSFET102
の内蔵ダイオード103の代わりに他のダイオードを用
いても同様な機能と効果がある回路が構成できる。ま
た、ダイオードにショットキダイオードを用いた場合に
は同期整流回路用MOSFETやスイッチ用MOSFE
Tの内蔵PN接合ダイオードが順バイアスされにくくな
る。このためこのダイオードの充放電電力が小さくなる
という効果がある。また、ゲート入力電圧レベルが5V
以下と低い場合には同期整流回路用MOSFET100
の低損失化のためにも効果がある。上記ショットキダイ
オードはMOSFETのドレイン・ソース間に内蔵させ
たものを使用することも可能である。(他の実施例でも
同様である)図2は本発明の実施例の半導体回路を示し
てある。本実施例回路は直流電源1によりトランスの一
次側インダクタンス5に流れる電流をMOSFET3で
チョッピングし、これによりインダクタンス5の両端に
交流電圧を発生させ、インダクタンス5、7からなるト
ランスにより電圧変換を行った後、等価的にはダイオー
ドとして働く同期整流用のMOSFET10、11等か
らなる同期整流回路と次段のインダクタンス14と容量
15からなるフィルタ回路により二次側出力端子100
3に安定な直流電圧を発生するDC−DCコンバータ回
路である。図2の回路で用いているnチャネルMOSF
ETは全てソースとボディが接続されてあるため、図で
は直接示してないが、ソースをアノードとしドレインを
カソードとする内蔵ダイオード(ドレイン・ボディ間ダ
イオード)が全てのMOSFETには存在する(以下の
実施例でも同様)。従来の同期整流回路では同期整流回
路用MOSFET10、11のゲート端子は直接または
抵抗を介してインダクタンス7に接続していた。これに
対し、本実施例では図1で示したように整流用MOSF
ET10には制御用MOSFET12、フライホイール
用MOSFET11には制御用MOSFET13を追加
していることが特徴である。本回路ではインダクタンス
7の黒点側が高電圧となったときには2次側インダクタ
ンス7と直列に接続された整流用MOSFET10がオ
ンで2次側インダクタンス7と並列に接続されたフリー
ホイル用MOSFET11をオフし、2次側出力端子1
003に電流I2を供給する。次に黒点側が負となった
ときには整流用MOSFET10をオフし、フリーホイ
ル用MOSFET11をオンすることにより、2次側出
力端子1003に引き続き電流I2を供給する。ここ
で、黒点側が正電圧となる割合が高いほど二次側の出力
電圧1003が高く、黒点側が負電圧となる割合が高い
ほど二次側の出力電圧が低く制御できる。本実施例では
新たに制御用MOSFET12と制御用MOSFET1
3を設け、整流用MOSFET10をオンするには制御
用MOSFET12のドレイン・ソース間ダイオードが
用いられ、オフするためには制御用MOSFET12を
オンする。また、フリーホイル用MOSFET11をオ
ンするには制御用MOSFET13のドレイン・ソース
間ダイオードが用いられ、オフするためには制御用MO
SFET13をオンする。本実施例では同期整流回路用
MOSFET10と11のゲートをダイオードを用いて
充電するため、同期整流回路用MOSFETがオン状態
では一度ゲートを充電した電荷は制御用MOSFETが
オンされるまで放電されることがない。このため、イン
ダクタンス7と同期整流回路用MOSFET10ならび
に11の入力容量で構成されるLC回路の共振を防止す
ることが可能となり、同期整流回路用MOSFETのオ
ン抵抗を常に低く保つことが可能である。また、本実施
例では同期整流回路用MOSFET10、11のゲート
に抵抗を接続することなくLC共振を防止することが可
能なため過大なゲート抵抗を挿入した場合に生じる同期
整流回路用MOSFETのスイッチングの遅れによる回
路効率の低下がないという効果がある。
明する。図1は本発明の実施例の半導体回路の要素回路
部を示してある。100は同期整流回路用MOSFE
T、101はこのMOSFETの基板とドレインとの間
の内蔵ダイオード、102は制御用MOSFETで10
3はその内蔵ダイオードである。本発明ではNチャネル
MOSFETのドレイン電圧がソース電圧より高くなる
ときには遮断状態に制御し、また、ドレイン電圧がソー
ス電圧より低くなる時には導通状態に制御することによ
り、順方向電圧降下が低い一方向性素子(ダイオード動
作素子)を実現する回路を同期整流回路と呼ぶこととす
る(PチャネルMOSFETの場合にはドレイン電圧が
ソース電圧より低くなるときには遮断状態に、また、ド
レイン電圧がソース電圧より高くなる時には導通状態に
制御する)。ここで、100を同期整流回路用MOSF
ETとして動作させるためにゲート・ソース間に印加さ
れる電圧φ1はドレイン・ソース間に印加される電圧φ
2と逆位相になるように制御する。すなわち、同期整流
回路用MOSFET101のドレイン端子1006の電
圧がソース端子1005の電圧より高い主要期間にはゲ
ート入力端子にはゼロボルト程度以下の電圧を印加し、
同期整流回路用MOSFET101のドレイン端子10
06の電圧がソース端子1005の電圧と同レベルかそ
れ以下の電圧となる主要期間にはゲート入力端子100
8には正の電圧を印加する。本実施例ではゲート端子1
007への電流供給を制御用MOSFET102を追加
し、ドレイン・ソース間の内蔵ダイオード103により
行っているため同期整流回路用MOSFET100が導
通モードではゲート入力端子1008に正電圧を印加し
た後にゼロ電圧近くまで下がったとしてもゲート端子1
007の電圧は高電圧に保持される。このためゲート入
力端子の電圧に変動があった場合でも同期整流回路用M
OSFET100のオン抵抗を低く保つことが可能であ
るという効果がある。また、同期整流回路用MOSFE
T100のドレイン・ソース間に存在する内蔵ダイオー
ド101が順バイアスされにくいように制御することが
可能であるため、同期整流回路用MOSFET100の
ドレイン・ソース間に存在する内蔵ダイオードの充放電
電力を低減可能であるという効果もある。同期整流回路
用MOSFET100をオフさせるにはゲート入力端子
1008をソース端子1005の電圧レベル以下に下
げ、スイッチ用MOSFET102をオンさせることに
より実現可能である。なお、スイッチ用MOSFET1
02のソース・ボディ間を分離し、MOSFET102
の内蔵ダイオード103の代わりに他のダイオードを用
いても同様な機能と効果がある回路が構成できる。ま
た、ダイオードにショットキダイオードを用いた場合に
は同期整流回路用MOSFETやスイッチ用MOSFE
Tの内蔵PN接合ダイオードが順バイアスされにくくな
る。このためこのダイオードの充放電電力が小さくなる
という効果がある。また、ゲート入力電圧レベルが5V
以下と低い場合には同期整流回路用MOSFET100
の低損失化のためにも効果がある。上記ショットキダイ
オードはMOSFETのドレイン・ソース間に内蔵させ
たものを使用することも可能である。(他の実施例でも
同様である)図2は本発明の実施例の半導体回路を示し
てある。本実施例回路は直流電源1によりトランスの一
次側インダクタンス5に流れる電流をMOSFET3で
チョッピングし、これによりインダクタンス5の両端に
交流電圧を発生させ、インダクタンス5、7からなるト
ランスにより電圧変換を行った後、等価的にはダイオー
ドとして働く同期整流用のMOSFET10、11等か
らなる同期整流回路と次段のインダクタンス14と容量
15からなるフィルタ回路により二次側出力端子100
3に安定な直流電圧を発生するDC−DCコンバータ回
路である。図2の回路で用いているnチャネルMOSF
ETは全てソースとボディが接続されてあるため、図で
は直接示してないが、ソースをアノードとしドレインを
カソードとする内蔵ダイオード(ドレイン・ボディ間ダ
イオード)が全てのMOSFETには存在する(以下の
実施例でも同様)。従来の同期整流回路では同期整流回
路用MOSFET10、11のゲート端子は直接または
抵抗を介してインダクタンス7に接続していた。これに
対し、本実施例では図1で示したように整流用MOSF
ET10には制御用MOSFET12、フライホイール
用MOSFET11には制御用MOSFET13を追加
していることが特徴である。本回路ではインダクタンス
7の黒点側が高電圧となったときには2次側インダクタ
ンス7と直列に接続された整流用MOSFET10がオ
ンで2次側インダクタンス7と並列に接続されたフリー
ホイル用MOSFET11をオフし、2次側出力端子1
003に電流I2を供給する。次に黒点側が負となった
ときには整流用MOSFET10をオフし、フリーホイ
ル用MOSFET11をオンすることにより、2次側出
力端子1003に引き続き電流I2を供給する。ここ
で、黒点側が正電圧となる割合が高いほど二次側の出力
電圧1003が高く、黒点側が負電圧となる割合が高い
ほど二次側の出力電圧が低く制御できる。本実施例では
新たに制御用MOSFET12と制御用MOSFET1
3を設け、整流用MOSFET10をオンするには制御
用MOSFET12のドレイン・ソース間ダイオードが
用いられ、オフするためには制御用MOSFET12を
オンする。また、フリーホイル用MOSFET11をオ
ンするには制御用MOSFET13のドレイン・ソース
間ダイオードが用いられ、オフするためには制御用MO
SFET13をオンする。本実施例では同期整流回路用
MOSFET10と11のゲートをダイオードを用いて
充電するため、同期整流回路用MOSFETがオン状態
では一度ゲートを充電した電荷は制御用MOSFETが
オンされるまで放電されることがない。このため、イン
ダクタンス7と同期整流回路用MOSFET10ならび
に11の入力容量で構成されるLC回路の共振を防止す
ることが可能となり、同期整流回路用MOSFETのオ
ン抵抗を常に低く保つことが可能である。また、本実施
例では同期整流回路用MOSFET10、11のゲート
に抵抗を接続することなくLC共振を防止することが可
能なため過大なゲート抵抗を挿入した場合に生じる同期
整流回路用MOSFETのスイッチングの遅れによる回
路効率の低下がないという効果がある。
【0010】図3は本発明の他の実施例の半導体回路を
示してある。本実施例は図2と同機能のDC−DCコン
バータ回路の実施例である。図1と図2の実施例では制
御用のMOSFET12、13のゲート端子が同期整流
回路用のMOSFET10、11のドレイン端子と直接
接続したが、本実施例では直接接続されてはいない。た
だし、両端子は同位相で変動するため図1と同様の効果
が得られる。
示してある。本実施例は図2と同機能のDC−DCコン
バータ回路の実施例である。図1と図2の実施例では制
御用のMOSFET12、13のゲート端子が同期整流
回路用のMOSFET10、11のドレイン端子と直接
接続したが、本実施例では直接接続されてはいない。た
だし、両端子は同位相で変動するため図1と同様の効果
が得られる。
【0011】図4は本発明の他の実施例の半導体回路の
要素回路部を示してある。100は同期整流回路用MO
SFETで101はその内蔵ダイオード、102は制御
用MOSFETで103はその内蔵ダイオードである。
本実施例と図1の実施例との相違点は制御用MOSFE
Tのゲート端子が同期整流回路用MOSFETのソース
に接続し、同期整流回路用MOSFET100をオフす
るためにはゲート入力端子1008をソース電圧以下に
する必要がある点であるが、その動作並びに新たにスイ
ッチ用MOSFET102を入れたことの効果は図1の
場合と同様である。
要素回路部を示してある。100は同期整流回路用MO
SFETで101はその内蔵ダイオード、102は制御
用MOSFETで103はその内蔵ダイオードである。
本実施例と図1の実施例との相違点は制御用MOSFE
Tのゲート端子が同期整流回路用MOSFETのソース
に接続し、同期整流回路用MOSFET100をオフす
るためにはゲート入力端子1008をソース電圧以下に
する必要がある点であるが、その動作並びに新たにスイ
ッチ用MOSFET102を入れたことの効果は図1の
場合と同様である。
【0012】図5は本発明の他の実施例の半導体回路を
示してある。本実施例も図1と同機能のDC−DCコン
バータ回路の実施例である。本実施例では一次側と二次
側の電圧変換にはインダクタンス5、7、8、9からな
るトランスを使用している。10と11は同期整流回路
用MOSFETで、12と13は各々同期整流回路用M
OSFETの制御用MOSFETである。本実施例の特
徴も従来回路にたいし新たに制御用MOSFET12、
13を追加したことである。本回路の動作を以下に説明
する。インダクタンス7、8、9の黒点側が正電圧にな
った場合には制御用MOSFET13はオンとなるた
め、フリーホイル用MOSFET11はオフになる。ま
た、制御用MOSFET12はオフになるが内蔵ダイオ
ードが順バイアスされるため整流用MOSFET10は
オンとなる。このため、2次側電流はインダクタンス1
4を流れる。インダクタンス7、8、9の黒点側が負電
圧になったなった場合には制御用MOSFET12はオ
ンとなるため、整流用MOSFET10はオフとなる。
また、制御用MOSFET13はオフになるが内蔵ダイ
オードが順バイアスされるためフリーホイル用MOSF
ET11はオンとなる。このため、2次側電流は引き続
きインダクタンス14を流れる。ここで、黒点側が正電
圧となる割合が高いほど二次側の出力電圧1003が高
く、黒点側が負電圧となる割合が高いほど二次側の出力
電圧が低く制御できる。本実施例でも図1の実施例と同
様の効果が得られる。本実施例では2次側にインダクタ
ンス7以外に制御用MOSFET駆動用のインダクタン
ス8、9を設けてあるために配線が増えるというわずら
わしさがあるが、スイッチ用MOSFET駆動用のゲー
ト電圧を2次側電圧と独立に自由に選択できるという利
点がある。
示してある。本実施例も図1と同機能のDC−DCコン
バータ回路の実施例である。本実施例では一次側と二次
側の電圧変換にはインダクタンス5、7、8、9からな
るトランスを使用している。10と11は同期整流回路
用MOSFETで、12と13は各々同期整流回路用M
OSFETの制御用MOSFETである。本実施例の特
徴も従来回路にたいし新たに制御用MOSFET12、
13を追加したことである。本回路の動作を以下に説明
する。インダクタンス7、8、9の黒点側が正電圧にな
った場合には制御用MOSFET13はオンとなるた
め、フリーホイル用MOSFET11はオフになる。ま
た、制御用MOSFET12はオフになるが内蔵ダイオ
ードが順バイアスされるため整流用MOSFET10は
オンとなる。このため、2次側電流はインダクタンス1
4を流れる。インダクタンス7、8、9の黒点側が負電
圧になったなった場合には制御用MOSFET12はオ
ンとなるため、整流用MOSFET10はオフとなる。
また、制御用MOSFET13はオフになるが内蔵ダイ
オードが順バイアスされるためフリーホイル用MOSF
ET11はオンとなる。このため、2次側電流は引き続
きインダクタンス14を流れる。ここで、黒点側が正電
圧となる割合が高いほど二次側の出力電圧1003が高
く、黒点側が負電圧となる割合が高いほど二次側の出力
電圧が低く制御できる。本実施例でも図1の実施例と同
様の効果が得られる。本実施例では2次側にインダクタ
ンス7以外に制御用MOSFET駆動用のインダクタン
ス8、9を設けてあるために配線が増えるというわずら
わしさがあるが、スイッチ用MOSFET駆動用のゲー
ト電圧を2次側電圧と独立に自由に選択できるという利
点がある。
【0013】図6は本発明の他の実施例の半導体回路を
示してある。本実施例は図2の実施例を共振型同期整流
回路に修正した場合の実施例を示してある。本実施例の
一次側に関してはインダクタンス6と容量4を追加する
ことにより、また、二次側回路に関しては容量16を追
加することにより各々LC共振回路の時定数を決めてい
る。共振型同期整流回路の場合にはインダクタンス5、
7に発生する電圧が正弦波的であるため、ゲート電圧の
変化がゆるやかとなる。このため、ゲート電圧が低い期
間でのオン抵抗増加による回路効率低下、整流用MOS
FETの内蔵ダイオードが順バイアスされることによる
回路効率低下、2つの整流用MOSFETが同時にオン
することによる回路効率低下が生じやすくなる。これに
たいし制御用のMOSFETを追加することにより上記
回路効率低下を防止することが可能である。
示してある。本実施例は図2の実施例を共振型同期整流
回路に修正した場合の実施例を示してある。本実施例の
一次側に関してはインダクタンス6と容量4を追加する
ことにより、また、二次側回路に関しては容量16を追
加することにより各々LC共振回路の時定数を決めてい
る。共振型同期整流回路の場合にはインダクタンス5、
7に発生する電圧が正弦波的であるため、ゲート電圧の
変化がゆるやかとなる。このため、ゲート電圧が低い期
間でのオン抵抗増加による回路効率低下、整流用MOS
FETの内蔵ダイオードが順バイアスされることによる
回路効率低下、2つの整流用MOSFETが同時にオン
することによる回路効率低下が生じやすくなる。これに
たいし制御用のMOSFETを追加することにより上記
回路効率低下を防止することが可能である。
【0014】図7は本発明の他の実施例の半導体回路を
示してある。本実施例は容量4、16とインダクタンス
6を追加し、図4の回路を共振型同期整流回路に変更し
たものである。本実施例の場合の制御用MOSFET1
2、13を追加したことの効果は図5、図6で述べられ
たものと同様である。
示してある。本実施例は容量4、16とインダクタンス
6を追加し、図4の回路を共振型同期整流回路に変更し
たものである。本実施例の場合の制御用MOSFET1
2、13を追加したことの効果は図5、図6で述べられ
たものと同様である。
【0015】図8に本発明の他の実施例の半導体回路を
示してある。本実施例では同期整流回路用MOSFET
10、11をオン/オフするタイミングを一次側のチョ
ッピング制御用MOSFET3と同期してゲート制御回
路124でコントロールする場合の実施例を示す。ゲー
ト制御回路124はチョッピング用のMOSFET3の
ゲートと同期整流回路用MOSFET10、11のゲー
トをプルオン/プルオフする回路とそのタイミングを設
定する回路からなる。この場合には図7までに述べたよ
うなダイオードを用いたゲート電荷の保持方法は必要と
しない。本実施例では一次側のグランド端子1000の
電圧と二次側のグランド端子1002の電圧が異なる場
合にはフォトカップラを用いることが望ましい。
示してある。本実施例では同期整流回路用MOSFET
10、11をオン/オフするタイミングを一次側のチョ
ッピング制御用MOSFET3と同期してゲート制御回
路124でコントロールする場合の実施例を示す。ゲー
ト制御回路124はチョッピング用のMOSFET3の
ゲートと同期整流回路用MOSFET10、11のゲー
トをプルオン/プルオフする回路とそのタイミングを設
定する回路からなる。この場合には図7までに述べたよ
うなダイオードを用いたゲート電荷の保持方法は必要と
しない。本実施例では一次側のグランド端子1000の
電圧と二次側のグランド端子1002の電圧が異なる場
合にはフォトカップラを用いることが望ましい。
【0016】図9は本発明の他の実施例の半導体回路を
示してある。本実施例では同期整流用回路用MOSFE
T10、11のオン/オフのタイミングを端子1004
の電圧(同期整流回路用MOSFET11のドレイン・
ソース間電圧)と二次側グランド端子の電圧と比較する
ことにより行う場合の実施例である。すなわち、端子1
004の電圧と端子1002の電圧をコンパレータ回路
125で比較し、もしも端子1004の方が高電圧の場
合(MOSFET11のドレイン・ソース間電圧が正電
圧の場合)にはフリーホイル用MOSFET11はオ
フ、整流用MOSFET10はオンとなるように駆動す
る(このとき、MOSFET10のドレイン・ソース間
電圧は負電圧となっている)。また、もしも端子100
4の方が低電圧の場合(MOSFET11のドレイン・
ソース間電圧が負電圧の場合)にはフリーホイル用MO
SFET11をオン、整流用MOSFET10をオフと
なるように駆動する(このとき、MOSFET10のド
レイン・ソース間電圧は正電圧となっている)。本実施
例ではドレイン・ソース間電圧が負になる期間に、正確
にオンとなるように駆動できるためドレイン・ソース間
電圧が順バイアスされMOSFETの寄生ダイオードが
オンすることを極力下げるように駆動できるために効率
が向上するという利点がある。例えば本駆動法によりド
レイン・ソース間電圧が−0.3V以下となる期間は
0.4μs以下となるように駆動できるため、本駆動法
による同期整流回路を用いた場合、高周波でも高効率な
スイッチングレギュレータを実現できるという効果があ
る。
示してある。本実施例では同期整流用回路用MOSFE
T10、11のオン/オフのタイミングを端子1004
の電圧(同期整流回路用MOSFET11のドレイン・
ソース間電圧)と二次側グランド端子の電圧と比較する
ことにより行う場合の実施例である。すなわち、端子1
004の電圧と端子1002の電圧をコンパレータ回路
125で比較し、もしも端子1004の方が高電圧の場
合(MOSFET11のドレイン・ソース間電圧が正電
圧の場合)にはフリーホイル用MOSFET11はオ
フ、整流用MOSFET10はオンとなるように駆動す
る(このとき、MOSFET10のドレイン・ソース間
電圧は負電圧となっている)。また、もしも端子100
4の方が低電圧の場合(MOSFET11のドレイン・
ソース間電圧が負電圧の場合)にはフリーホイル用MO
SFET11をオン、整流用MOSFET10をオフと
なるように駆動する(このとき、MOSFET10のド
レイン・ソース間電圧は正電圧となっている)。本実施
例ではドレイン・ソース間電圧が負になる期間に、正確
にオンとなるように駆動できるためドレイン・ソース間
電圧が順バイアスされMOSFETの寄生ダイオードが
オンすることを極力下げるように駆動できるために効率
が向上するという利点がある。例えば本駆動法によりド
レイン・ソース間電圧が−0.3V以下となる期間は
0.4μs以下となるように駆動できるため、本駆動法
による同期整流回路を用いた場合、高周波でも高効率な
スイッチングレギュレータを実現できるという効果があ
る。
【0017】図10は本発明の他の実施例の半導体回路
を示してある。本実施例ではMOSFET同期整流回路
をフライバック型のスイッチングレギュレータに適用し
た場合の実施例である。コンパレータ125により同期
整流回路用のMOSFET11を第9の実施例の説明で
述べたのと同様に高効率に駆動可能である。すなわち、
MOSFET11のドレイン・ソース間電圧が正の場合
には11がオフとなるようにまた負の場合にはオン抵抗
低減のためオンとなるように制御し回路の効率を向上す
ることが可能である。
を示してある。本実施例ではMOSFET同期整流回路
をフライバック型のスイッチングレギュレータに適用し
た場合の実施例である。コンパレータ125により同期
整流回路用のMOSFET11を第9の実施例の説明で
述べたのと同様に高効率に駆動可能である。すなわち、
MOSFET11のドレイン・ソース間電圧が正の場合
には11がオフとなるようにまた負の場合にはオン抵抗
低減のためオンとなるように制御し回路の効率を向上す
ることが可能である。
【0018】図11は本発明の他の実施例の半導体回路
を示してある。本実施例ではMOSFET同期整流回路
をブースト型のスイッチングレギュレータに適用した場
合の実施例である。MOSFET同期整流回路の動作法
とその効果は図10と同様である。
を示してある。本実施例ではMOSFET同期整流回路
をブースト型のスイッチングレギュレータに適用した場
合の実施例である。MOSFET同期整流回路の動作法
とその効果は図10と同様である。
【0019】図12は本発明の他の実施例の半導体回路
を示してある。本実施例ではMOSFET同期整流回路
を反転型のスイッチングレギュレータに適用した場合の
実施例である。MOSFET同期整流回路の動作法とそ
の効果は図10と同様である。
を示してある。本実施例ではMOSFET同期整流回路
を反転型のスイッチングレギュレータに適用した場合の
実施例である。MOSFET同期整流回路の動作法とそ
の効果は図10と同様である。
【0020】図13は本発明の他の実施例の半導体回路
を示してある。本実施例ではMOSFET同期整流回路
をバック型のスイッチングレギュレータに適用した場合
の実施例である。MOSFET同期整流回路の動作法と
その効果は図10と同様である。
を示してある。本実施例ではMOSFET同期整流回路
をバック型のスイッチングレギュレータに適用した場合
の実施例である。MOSFET同期整流回路の動作法と
その効果は図10と同様である。
【0021】図14は本発明の他の実施例の半導体回路
を示してある。本実施例は図9の回路の機能を具体的な
回路実現する場合の例を示してある。本実施例ではコン
パレータ回路125やゲート駆動回路128、129の
電源は二次側の電源端子1003から取っている。なお
同期整流回路用MOSFET10、11をスイッチング
する正確なタイミングはコンパレータ回路125の定数
決定により調整可能である。本実施例ではゲートのスイ
ッチ回路を構成する素子が多くなるが共振型回路の場合
でも整理用MOSFET10、11のスイッチングを適
切に行えるため、回路効率が低下しない理想的な駆動が
行えるという利点がある。同期整流用MOSFET1
0、11をオンするためにはPチャネルMOSFET1
12、110を用い、オフするためにはNチャネルMO
SFET122、120を用いている。
を示してある。本実施例は図9の回路の機能を具体的な
回路実現する場合の例を示してある。本実施例ではコン
パレータ回路125やゲート駆動回路128、129の
電源は二次側の電源端子1003から取っている。なお
同期整流回路用MOSFET10、11をスイッチング
する正確なタイミングはコンパレータ回路125の定数
決定により調整可能である。本実施例ではゲートのスイ
ッチ回路を構成する素子が多くなるが共振型回路の場合
でも整理用MOSFET10、11のスイッチングを適
切に行えるため、回路効率が低下しない理想的な駆動が
行えるという利点がある。同期整流用MOSFET1
0、11をオンするためにはPチャネルMOSFET1
12、110を用い、オフするためにはNチャネルMO
SFET122、120を用いている。
【0022】図15は本発明の他の実施例の半導体回路
を示してある。本実施例では同期整流回路用MOSFE
T10、11のゲート駆動電力低減のためにインダクタ
ンス136を設けLC共振原理に基づいて電力を回収す
るものである。MOSFETトランジスタ129から1
31はゲート電圧のクランプ用素子でMOSFET13
4、135はスイッチ用素子である。これらのゲート電
圧の制御法を図16に示す。端子1004が 'H'(同期
整流用MOSFET11のドレイン・ソース間電圧が
正)の時にはVL1が 'H'でVL2が 'L'となるよう
に制御し、端子1004が 'L'(同期整流用MOSFE
T11のドレイン・ソース間電圧が負)の時にはVL2
が 'H'でVL1が 'L'となるように制御することによ
り2つの同期整流用MOSFETを低損失駆動し、さら
にゲートを駆動する電力はインダクタンス136を用い
て電力回収を行いながら駆動を行う。このためMOSF
ET10と11の入力容量の合計に比べMOSFET1
29から132までの入力容量の合計が小さい場合ゲー
トの駆動電力の低減が図れる。ここでMOSFET13
4と135からなるスイッチはこのLC共振を適切に利
用するために設けてある。なおV1からV6までのゲー
ト駆動電圧は同期整流回路用MOSFET11のドレイ
ン・ソース間電圧と基準電圧1002との比較を行いタ
イミングを取っている。
を示してある。本実施例では同期整流回路用MOSFE
T10、11のゲート駆動電力低減のためにインダクタ
ンス136を設けLC共振原理に基づいて電力を回収す
るものである。MOSFETトランジスタ129から1
31はゲート電圧のクランプ用素子でMOSFET13
4、135はスイッチ用素子である。これらのゲート電
圧の制御法を図16に示す。端子1004が 'H'(同期
整流用MOSFET11のドレイン・ソース間電圧が
正)の時にはVL1が 'H'でVL2が 'L'となるよう
に制御し、端子1004が 'L'(同期整流用MOSFE
T11のドレイン・ソース間電圧が負)の時にはVL2
が 'H'でVL1が 'L'となるように制御することによ
り2つの同期整流用MOSFETを低損失駆動し、さら
にゲートを駆動する電力はインダクタンス136を用い
て電力回収を行いながら駆動を行う。このためMOSF
ET10と11の入力容量の合計に比べMOSFET1
29から132までの入力容量の合計が小さい場合ゲー
トの駆動電力の低減が図れる。ここでMOSFET13
4と135からなるスイッチはこのLC共振を適切に利
用するために設けてある。なおV1からV6までのゲー
ト駆動電圧は同期整流回路用MOSFET11のドレイ
ン・ソース間電圧と基準電圧1002との比較を行いタ
イミングを取っている。
【0023】
【発明の効果】本発明の回路によれば、同期整流回路用
MOSFETのオン状態期間では一度ゲートを充電した
電荷は放電を防止する制御用MOSFETが存在するた
めLC共振によりMOSFETがオン/オフし、回路効
率が低減することはない。また、同期整流回路用MOS
FETをオンするためには制御用MOSFETのドレイ
ン・ボディ間の内蔵ダイオードを介してゲートが充電さ
れるためゲート抵抗による遅延も低減し、同期整流回路
用MOSFETの寄生ダイオードが順バイアスされるこ
とによる損失や2つの同期整流回路用MOSFETが短
絡することによる損失を低減することが可能である。こ
のため、高効率のMOSFET同期整流回路並びにこれ
を用いた電圧変換装置を実現できるという効果がある。
MOSFETのオン状態期間では一度ゲートを充電した
電荷は放電を防止する制御用MOSFETが存在するた
めLC共振によりMOSFETがオン/オフし、回路効
率が低減することはない。また、同期整流回路用MOS
FETをオンするためには制御用MOSFETのドレイ
ン・ボディ間の内蔵ダイオードを介してゲートが充電さ
れるためゲート抵抗による遅延も低減し、同期整流回路
用MOSFETの寄生ダイオードが順バイアスされるこ
とによる損失や2つの同期整流回路用MOSFETが短
絡することによる損失を低減することが可能である。こ
のため、高効率のMOSFET同期整流回路並びにこれ
を用いた電圧変換装置を実現できるという効果がある。
【図1】本発明の実施例の要素回路である。
【図2】本発明の実施例の半導体回路である。
【図3】本発明の実施例の半導体回路である。
【図4】本発明の実施例の要素回路である。
【図5】本発明の実施例の半導体回路である。
【図6】本発明の実施例の半導体回路である。
【図7】本発明の実施例の半導体回路である。
【図8】本発明の実施例の半導体回路である。
【図9】本発明の実施例の半導体回路である。
【図10】本発明の実施例の半導体回路である。
【図11】本発明の実施例の半導体回路である。
【図12】本発明の実施例の半導体回路である。
【図13】本発明の実施例の半導体回路である。
【図14】本発明の実施例の半導体回路である。
【図15】本発明の実施例の半導体回路である。
【図16】本発明の実施例の半導体回路のゲート駆動チ
ャートである。
ャートである。
1…直流電源、2、4、6、15、16…キャパシタ、
10、11…同期整流回路用n型MOSFET、3、1
2、13、100、102、105〜112、129、
131、134、…n型MOSFET、113〜12
2、130、132、135…p型MOSFET、12
3…抵抗、124、127、128…ゲート駆動回路、
125…コンパレータ、126…インバータ、5、7、
8、9、14、136…インダクタンス、101、10
3…ダイオード、1000…一次側グランド端子、10
01…一次側電源端子、1002…二次側グランド端
子、1003…二次側出力端子、1005…ソース端
子、1006…ドレイン端子、1007…ゲート端子、
1008…ゲート入力端子。
10、11…同期整流回路用n型MOSFET、3、1
2、13、100、102、105〜112、129、
131、134、…n型MOSFET、113〜12
2、130、132、135…p型MOSFET、12
3…抵抗、124、127、128…ゲート駆動回路、
125…コンパレータ、126…インバータ、5、7、
8、9、14、136…インダクタンス、101、10
3…ダイオード、1000…一次側グランド端子、10
01…一次側電源端子、1002…二次側グランド端
子、1003…二次側出力端子、1005…ソース端
子、1006…ドレイン端子、1007…ゲート端子、
1008…ゲート入力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 嵯峨 良平 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体設計開発センタ内
Claims (12)
- 【請求項1】トランスの2次側に整流用MOSFETと
フリーホイル用MOSFETを設け、この2つの同期整
流回路用MOSFETのゲート端子にオンさせるための
ダイオードとオフさせるための制御用トランジスタを設
けたことを特徴とする同期整流回路。 - 【請求項2】前記制御用トランジスタとしてボディとソ
ースを接続したMOSFETを用い、この制御用MOS
FETのドレイン・ボディ間ダイオードを前記ダイオー
ドとして用いることを特徴とする請求項1記載の同期整
流回路。 - 【請求項3】前記ダイオードとしてショットキーダイオ
ードを用いたことを特徴とする請求項1または請求項2
記載の同期整流回路。 - 【請求項4】トランスの2次側に整流用MOSFETと
フリーホイル用MOSFETを設け、この2つの同期整
流回路用MOSFETのゲート端子にオンさせるための
第1の制御用トランジスタとオフさせるための第2の制
御用トランジスタを設けたことを特徴とする同期整流回
路。 - 【請求項5】同期整流回路用NチャネルMOSFETの
ドレイン・ソース間電圧を基準電圧と比較する手段を設
け、前記基準電圧より高電圧の場合には前記同期整流回
路用NチャネルMOSFETがオフとなるようにゲート
を駆動し、低電圧の場合にはオンとなるように駆動する
ことを特徴とする同期整流回路。 - 【請求項6】同期整流回路用PチャネルMOSFETの
ドレイン・ソース間電圧を基準電圧と比較する手段を設
け、前記基準電圧より低電圧の場合には前記同期整流回
路用PチャネルMOSFETがオフとなるようにゲート
を駆動し、高電圧の場合にはオンとなるように駆動する
ことを特徴とする同期整流回路。 - 【請求項7】同期整流回路用NチャネルMOSFETの
ドレイン・ソース間電圧が負になる期間では、ドレイン
・ソース間電圧が−0.3V以下となる期間が0.4μ
s以下となるように駆動することを特徴とする同期整流
回路。 - 【請求項8】同期整流回路用PチャネルMOSFETの
ドレイン・ソース間電圧が正になる期間では、ドレイン
・ソース間電圧が0.3V以上となる期間が0.4μs
以下となるように駆動することを特徴とする同期整流回
路。 - 【請求項9】トランスの2次側に整流用MOSFETと
フリーホイル用MOSFETを設け、この2つの同期整
流回路用MOSFETのゲート駆動電力をLC共振原理
に基づいて電力回収することを特徴とする請求項1から
請求項8のいずれかに記載の同期整流回路。 - 【請求項10】請求項1から請求項9のいずれかに記載
の同期整流回路を用いた電圧変換装置。 - 【請求項11】2次側の同期整流回路に請求項1から請
求項9のいずれかに記載の同期整流回路を用い、前記同
期整流回路のゲート駆動のタイミングを1次側の交流発
生回路と同期して駆動することを特徴とする電圧変換装
置。 - 【請求項12】2次側の同期整流回路に請求項1から請
求項9のいずれかに記載の同期整流回路を用い、前記同
期整流回路の電源を2次側電源から取ることを特徴とす
る電圧変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24295592A JPH0698540A (ja) | 1992-09-11 | 1992-09-11 | 同期整流回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24295592A JPH0698540A (ja) | 1992-09-11 | 1992-09-11 | 同期整流回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0698540A true JPH0698540A (ja) | 1994-04-08 |
Family
ID=17096716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24295592A Pending JPH0698540A (ja) | 1992-09-11 | 1992-09-11 | 同期整流回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0698540A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10146051A (ja) * | 1996-11-08 | 1998-05-29 | Fujitsu Ltd | 同期整流回路のfet駆動方式 |
JP2002199719A (ja) * | 2000-12-26 | 2002-07-12 | Densei Lambda Kk | 複合共振型スイッチング電源装置 |
JP2002533045A (ja) * | 1998-12-11 | 2002-10-02 | エリクソン, インコーポレイテッド | 自己駆動同期型整流方式 |
JP2003528559A (ja) * | 2000-03-22 | 2003-09-24 | ザ ボード オブ トラスティーズ オブ ザ ユニバーシティ オブ イリノイ | 無発振器型dc−dc電力コンバータ |
EP1369981A2 (en) * | 2002-06-05 | 2003-12-10 | Shindengen Electric Manufacturing Company, Limited | Driving circuit employing synchronous rectifier circuit |
WO2006106989A1 (ja) * | 2005-03-31 | 2006-10-12 | Ntt Data Ex Techno Corporation | 整流回路および電圧変換回路 |
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