JPH0697789A - Phase shift circuit - Google Patents
Phase shift circuitInfo
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- JPH0697789A JPH0697789A JP5076921A JP7692193A JPH0697789A JP H0697789 A JPH0697789 A JP H0697789A JP 5076921 A JP5076921 A JP 5076921A JP 7692193 A JP7692193 A JP 7692193A JP H0697789 A JPH0697789 A JP H0697789A
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- Pulse Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、デジタルカラーテレビ
等のデジタル回路における移相回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase shift circuit in a digital circuit such as a digital color television.
【０００２】[0002]
【従来の技術】従来、カラーテレビ受像機における色相
制御は、クロミナンス信号を復調器に供給する前にカラ
ー発振信号とクロミナンス信号との間の位相を変えるこ
とにより行なっている。この位相制御の方法としては、
可変キャパシタンス素子、可変インダクタンス素子、可
変抵抗等を用いたものや、電流分配回路を用いたものが
従来から考えられている。この電流分配回路を用いて位
相を制御するものとしては例えば特公昭５２−２９１２
９号公報に示される移相回路が一般に知られている。2. Description of the Related Art Conventionally, hue control in a color television receiver is performed by changing the phase between the color oscillation signal and the chrominance signal before supplying the chrominance signal to the demodulator. As a method of this phase control,
A device using a variable capacitance device, a variable inductance device, a variable resistor, etc., and a device using a current distribution circuit have been conventionally considered. An example of controlling the phase using this current distribution circuit is, for example, Japanese Patent Publication No. 52-1212.
The phase shift circuit shown in Japanese Patent Publication No. 9 is generally known.
【０００３】[0003]
【発明が解決しようとする課題】しかし、上記従来の位
相制御方法は、何れもアナログ信号処理に適したもので
あり、デジタル信号を処理する回路に対しては実現が困
難な方法である。However, all of the above-mentioned conventional phase control methods are suitable for analog signal processing, and are difficult to implement for circuits that process digital signals.
【０００４】本発明は上記実情に鑑みて成されたもの
で、デジタル信号処理回路において、クロックパルスの
位相制御を確実に行ない得る移相回路を提供することを
目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a phase shift circuit capable of reliably controlling the phase of a clock pulse in a digital signal processing circuit.
【０００５】[0005]
【課題を解決するための手段】本発明は、基準クロック
パルスを直接及び反転して積分し、その各積分出力と任
意に可変設定される基準電位とをコンパレータにより比
較してその比較結果に応じて遅延したパルス信号を取り
出し、更にこのパルス信号をそれぞれ２分周した後、論
理合成して上記基準クロックパルスと同じデューティの
クロックパルスを得るように構成したものである。SUMMARY OF THE INVENTION According to the present invention, a reference clock pulse is directly and inverted and integrated, each integrated output is compared with a reference potential which is variably set arbitrarily, and the result is compared. The delayed pulse signal is taken out, and the pulse signal is frequency-divided by two, and then logically synthesized to obtain a clock pulse having the same duty as the reference clock pulse.
【０００６】[0006]
【作用】上記の構成において、コンパレータに与える基
準電位を可変すると、それに応じてコンパレータから出
力されるパルス信号の位相が変化する。従って、論理合
成により得られるクロックパルスは、基準クロックパル
スと同じデューティで、且つ、上記基準電位に応じて位
相が可変設定される。In the above structure, when the reference potential applied to the comparator is changed, the phase of the pulse signal output from the comparator changes accordingly. Therefore, the clock pulse obtained by the logic synthesis has the same duty as the reference clock pulse, and the phase is variably set according to the reference potential.
【０００７】[0007]
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は、本発明の一実施例による移相回路の構
成を示す図である。同図において２１は抵抗Ｒ1 及びコ
ンデンサＣ1 からなる第１の積分回路、２２は抵抗Ｒ2
及びコンデンサＣ2 からなる第２の積分回路で、第１の
積分回路２１には基準クロックパルスＣＫinが直接入力
され、第２の積分回路２２には基準クロックＣＫinがイ
ンバータ２３を介して入力される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a configuration of a phase shift circuit according to an embodiment of the present invention. In the figure, 21 is a first integrator circuit comprising a resistor R1 and a capacitor C1, and 22 is a resistor R2.
The reference clock pulse CKin is directly input to the first integration circuit 21, and the reference clock CKin is input to the second integration circuit 22 via the inverter 23.
【０００８】上記基準クロックパルスＣＫinは、Ｖcc電
位（ハイレベル）と接地電位（ローレベル）の振幅レベ
ルを有するとデューティ１／２のクロックパルスであ
る。そして、上記第１の積分回路２１の積分出力Ｖ1 は
コンパレータ２４の＋端子に入力され、第２の積分回路
２２の積分出力Ｖ2 はコンパレータ２５の＋端端子に入
力される。また、上記コンパレータ２４，２５の−端子
には、基準電位Ｖc が位相調整信号として与えられる。
この基準電位はＶc は、例えば色相調整ボリウムの操作
によりそのＶcc電位と接地電位との間で可変調整され
る。The reference clock pulse CKin has a duty of 1/2 when it has an amplitude level of Vcc potential (high level) and ground potential (low level). The integrated output V1 of the first integrating circuit 21 is input to the + terminal of the comparator 24, and the integrated output V2 of the second integrating circuit 22 is input to the + terminal of the comparator 25. The reference potential Vc is applied as a phase adjustment signal to the negative terminals of the comparators 24 and 25.
The reference potential Vc is variably adjusted between the Vcc potential and the ground potential, for example, by operating the hue adjusting volume.
【０００９】上記コンパレータ２４，２５は、積分回路
２１，２２の積分出力Ｖ1 ，Ｖ2 と基準電位Ｖc とを比
較し、基準電位Ｖc のレベルに応じて入力信号の位相を
遅延して出力する。このコンパレータ２４，２５の比較
出力Ｖ3 ，Ｖ4 は、Ｄ型フリップフロップ２６，２７の
クロック端子ＣＫに入力される。また、このフリップフ
ロップ２６，２７の入力端子Ｄには、それぞれ自己のＱ
側出力信号が入力され、そのＱ側出力信号Ｖ5 ，Ｖ6 が
イクスクルーシブオア回路（以下ＥＸオア回路と略称す
る）２８を介してクロックパルスＣＫout として取り出
される。次に上記実施例の動作を図２のタイミングチャ
ートを参照して説明する。The comparators 24 and 25 compare the integrated outputs V1 and V2 of the integrating circuits 21 and 22 with the reference potential Vc and delay the phase of the input signal according to the level of the reference potential Vc and output the delayed signal. The comparison outputs V3 and V4 of the comparators 24 and 25 are input to the clock terminals CK of the D-type flip-flops 26 and 27. Further, the input terminals D of the flip-flops 26 and 27 have their own Q
A side output signal is input, and its Q side output signals V5 and V6 are taken out as a clock pulse CKout via an exclusive OR circuit (hereinafter abbreviated as EX OR circuit) 28. Next, the operation of the above embodiment will be described with reference to the timing chart of FIG.
【００１０】コンパレータ２４は、基準クロックパルス
ＣＫinの立ち上がりを遅延させたパルスＶ3 を発生させ
る。すなわち、基準クロックパルスＣＫinは、ローレベ
ルから立ち上がると第１の積分回路２１により積分さ
れ、その積分出力Ｖ1 がコンパレータ２４に入力され
る。そして、この積分出力Ｖ1 が図２に示すようにＰ1
点において基準電位Ｖc を越えると、コンパレータ２４
からパルス信号Ｖ3 が出力される。そして、その後、基
準クロックパルスＣＫinが立ち下がり、それに伴って第
１の積分回路２１の出力信号Ｖ1 のレベルがＰ2 点にお
いて基準電位Ｖc より低下すると、上記パルス信号Ｖ3
がローレベルに立ち下がる。従って、パルス信号Ｖ3 は
Ｐ1 −Ｐ2 間の時間幅に一致したパルス幅となる。The comparator 24 generates a pulse V3 in which the rising edge of the reference clock pulse CKin is delayed. That is, when the reference clock pulse CKin rises from the low level, the reference clock pulse CKin is integrated by the first integrating circuit 21, and its integrated output V1 is input to the comparator 24. Then, this integrated output V1 becomes P1 as shown in FIG.
When the reference potential Vc is exceeded at the point, the comparator 24
Outputs a pulse signal V3. Then, after that, when the reference clock pulse CKin falls and the level of the output signal V1 of the first integrating circuit 21 falls below the reference potential Vc at the point P2, the pulse signal V3
Falls to a low level. Therefore, the pulse signal V3 has a pulse width that matches the time width between P1 and P2.
【００１１】上記パルス信号Ｖ3 の立ち上がりのタイミ
ングは、基準電位Ｖc が「Ｖc ＝０」の時は基準電位Ｖ
c の立ち上がりに一致し、「Ｖc ＝Ｖcc」の時は基準ク
ロックパルスＣＫinより１８０°遅れたものとなる。従
って、基準電位Ｖc を「０〜Ｖcc」の範囲で可変設定す
ることにより、コンパレータ２４から出力されるパルス
信号Ｖ3 を基準クロックパルスＣＫinに対して「０°〜
１８０°」の範囲で任意に遅延させることが可能とな
る。すなわち、パルス信号Ｖ3 は、基準電位Ｖcが高く
なれば基準クロックパルスＣＫinより遅れ、基準電位Ｖ
c が低くなれば基準クロックパルスＣＫinのタイミング
に近くなる。When the reference potential Vc is "Vc = 0", the rising timing of the pulse signal V3 is the reference potential Vc.
It coincides with the rising edge of c, and is delayed by 180 ° from the reference clock pulse CKin when “Vc = Vcc”. Therefore, by variably setting the reference potential Vc in the range of "0 to Vcc", the pulse signal V3 output from the comparator 24 is "0 ° to the reference clock pulse CKin.
It is possible to arbitrarily delay in the range of “180 °”. That is, the pulse signal V3 is delayed from the reference clock pulse CKin when the reference potential Vc becomes higher,
The lower c is, the closer the timing is to the reference clock pulse CKin.
【００１２】一方、コンパレータ２５は、基準クロック
パルスＣＫinがインバータ２３により反転された後、第
２の積分回路２２を介して与えられるので、上記コンパ
レータ２４の場合と同様に、基準電位Ｖc に応じて基準
クロックパルスＣＫinの立ち下がりを遅延させたパルス
信号Ｖ4 を出力する。このパルス信号Ｖ4 は、第２の積
分回路２２の出力信号Ｖ2 と基準電位Ｖc との交点Ｐ3
とＰ4 との間の時間幅に一致したパルス幅となる。ま
た、上記コンパレータ２４，２５には、同じ基準電位Ｖ
c が与えられているので、コンパレータ２４から出力さ
れるパルス信号Ｖ3 とコンパレータ２５から出力される
パルス信号Ｖ4 は遅延量が一致する。On the other hand, the comparator 25, after the reference clock pulse CKin is inverted by the inverter 23, is given through the second integrator circuit 22, so that the comparator 25 responds to the reference potential Vc as in the case of the comparator 24. A pulse signal V4 delayed from the fall of the reference clock pulse CKin is output. This pulse signal V4 is the intersection P3 of the output signal V2 of the second integrating circuit 22 and the reference potential Vc.
The pulse width corresponds to the time width between P4 and P4. The same reference potential V is applied to the comparators 24 and 25.
Since c is given, the pulse signal V3 output from the comparator 24 and the pulse signal V4 output from the comparator 25 have the same delay amount.
【００１３】そして、上記コンパレータ２４，２５から
出力されるパルス信号Ｖ3 ，Ｖ4 は、それぞれフリップ
フロップ２６，２７により２分周され、その後、ＥＸオ
ア回路２８を介してクロックパルスＣＫout として取り
出される。このＥＸオア回路２８から取り出されるクロ
ックパルスＣＫout は、基準クロックパルスＣＫinのデ
ューティを変えることなく遅延させたものに等しく、略
「０°〜１８０°」の範囲に亘って可変することができ
る。なお、本発明は、デジタルカラーテレビの色相調整
だけでなく、デジタル回路一般においてクロックパルス
の位相調整回路として使用し得ものである。The pulse signals V3 and V4 output from the comparators 24 and 25 are frequency-divided into two by the flip-flops 26 and 27, respectively, and then extracted as clock pulses CKout via the EX OR circuit 28. The clock pulse CKout extracted from the EX OR circuit 28 is equal to the reference clock pulse CKin delayed without changing the duty, and can be varied over a range of approximately “0 ° to 180 °”. The present invention can be used not only for the hue adjustment of a digital color television but also as a phase adjustment circuit for clock pulses in general digital circuits.
【００１４】[0014]
【発明の効果】以上詳記したように本発明によれば、基
準クロックパルスを直接及び反転して積分し、その各積
分出力と任意に可変設定される基準電位とをコンパレー
タにより比較してその比較結果に応じて遅延したパルス
信号を取り出し、更にこのパルス信号をそれぞれ２分周
した後、論理合成して上記基準クロックパルスと同じデ
ューティのクロックパルスを得るように構成したので、
クロックパルスの位相制御をデジタル的に行なうことが
でき、ＬＳＩ等で実現することができる。As described in detail above, according to the present invention, the reference clock pulse is directly and inverted and integrated, each integrated output is compared with the arbitrarily set reference potential by the comparator, and Since the pulse signal delayed according to the comparison result is taken out, the pulse signal is further divided into two, and the logic pulse is synthesized to obtain the clock pulse having the same duty as the reference clock pulse,
The phase control of the clock pulse can be performed digitally, and can be realized by an LSI or the like.
【図１】本発明の一実施例による移相回路の構成を示す
図。FIG. 1 is a diagram showing a configuration of a phase shift circuit according to an embodiment of the present invention.
【図２】同実施例の動作を説明するためのタイミングチ
ャート。FIG. 2 is a timing chart for explaining the operation of the embodiment.
２１，２２ 積分回路 ２３ インバータ ２４，２５ コンパレータ ２６，２７ フリップフロップ ２８ イクスクルーシブオア回路（ＥＸオア回路） 21, 22 Integrator circuit 23 Inverter 24, 25 Comparator 26, 27 Flip-flop 28 Exclusive OR circuit (EX OR circuit)
Claims (1)
力手段と、 この入力手段により入力された基準クロックパルスを積
分する第１の積分手段と、 上記基準クロックパルスを反転する反転手段と、 この反転手段により反転された基準クロックパルスを積
分する第２の積分手段と、 上記第１及び第２の積分手段から出力される信号と任意
に可変設定される基準電位とを比較し、その比較結果に
応じて遅延したパルス信号を出力する一対のコンパレー
タと、 上記各コンパレータから出力されるパルス信号をそれぞ
れ２分周する分周手段と、 この分周手段により２分周されたパルス信号を合成して
上記基準クロックパルスと同じデューティのクロックパ
ルスを出力する論理回路とを具備してなることを特徴と
する移相回路。1. A pulse input means for inputting a reference clock pulse, a first integrating means for integrating the reference clock pulse input by the input means, an inverting means for inverting the reference clock pulse, and this inverting means. The second integration means for integrating the reference clock pulse inverted by the above-mentioned method is compared with the signals outputted from the first and second integration means and the reference potential arbitrarily variably set, and the comparison result is determined according to the comparison result. A pair of comparators that output delayed pulse signals, frequency dividing means that divides the pulse signals output from the comparators by two, and the pulse signals that are divided by two by the frequency dividing means are combined to generate the above A phase shift circuit comprising: a logic circuit that outputs a clock pulse having the same duty as the reference clock pulse.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076921A JPH0697789A (en) | 1993-04-02 | 1993-04-02 | Phase shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5076921A JPH0697789A (en) | 1993-04-02 | 1993-04-02 | Phase shift circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697789A true JPH0697789A (en) | 1994-04-08 |
Family
ID=13619177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5076921A Pending JPH0697789A (en) | 1993-04-02 | 1993-04-02 | Phase shift circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697789A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5896055A (en) * | 1995-11-30 | 1999-04-20 | Matsushita Electronic Industrial Co., Ltd. | Clock distribution circuit with clock branch circuits connected to outgoing and return lines and outputting synchronized clock signals by summing time integrals of clock signals on the outgoing and return lines |
| US6259274B1 (en) | 1998-10-05 | 2001-07-10 | Nec Corporation | Clock signal generator |
| JP2006067414A (en) * | 2004-08-30 | 2006-03-09 | Kawasaki Microelectronics Kk | Pulse width correction circuit |
| US8797076B2 (en) | 2012-06-07 | 2014-08-05 | Fujitsu Limited | Duty ratio correction circuit, double-edged device, and method of correcting duty ratio |
| CN109302177A (en) * | 2018-11-27 | 2019-02-01 | 国网上海市电力公司 | A kind of digital feedback precision square wave phase shifter based on two frequency multiplication two divided-frequencies |
Citations (2)
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-
1993
- 1993-04-02 JP JP5076921A patent/JPH0697789A/en active Pending
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