JP3230501B2 - Frequency synthesizer - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、無線通信機の同
調回路部分などに適用され、目的とする周波数以外の電
波を送受信しないように、基準周波数から目的とする周
波数を作り出す周波数シンセサイザに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency synthesizer which is applied to a tuning circuit portion of a radio communication device and generates a target frequency from a reference frequency so as to prevent transmission and reception of radio waves other than the target frequency. is there.
【０００２】[0002]
【従来の技術】周波数シンセサイザは、精度良く発振周
波数を得られる水晶発振器などを基準周波数源として、
別の周波数成分を取り出したり、いくつかの基準周波数
を組み合わせたりすることにより、目的とする周波数を
作り出すものである。周波数シンセサイザには、一般的
に、高い精度の周波数が得られ、ＬＳＩ化が容易なＰＬ
Ｌ（Phase Locked Loop ）方式のＰＬＬ周波数シンセサ
イザが用いられている。周波数シンセサイザは、低位相
雑音特性と高速ロックアップを実現するために、多重ル
ープで構成されることが多い。2. Description of the Related Art A frequency synthesizer uses a crystal oscillator or the like that can obtain an oscillation frequency with high accuracy as a reference frequency source.
A desired frequency is created by extracting another frequency component or combining some reference frequencies. In general, a frequency synthesizer can obtain a high-accuracy frequency and can easily realize an LSI.
An L (Phase Locked Loop) type PLL frequency synthesizer is used. Frequency synthesizers are often configured with multiple loops in order to achieve low phase noise characteristics and fast lockup.
【０００３】図４は、一般的なＰＬＬ周波数シンセサイ
ザの構成を示すブロック図であり、また、図５は、図４
の周波数シンセサイザを使用して二重ループ構成とした
場合を示す図である。図４において、入力端子１は、分
周器６，７の分周比（１／Ｒ，１／Ｎ）およびローパス
フィルタ９の時定数（時定数によって決まるループゲイ
ン）を所定値に切り替えるデータを入力する端子であ
る。基準信号入力端子２は、基準信号発生回路１４（図
５参照）が発生した基準周波数の信号を入力する端子で
ある。FIG. 4 is a block diagram showing the configuration of a general PLL frequency synthesizer, and FIG.
FIG. 3 is a diagram showing a case where a double loop configuration is made using the frequency synthesizer of FIG. In FIG. 4, an input terminal 1 receives data for switching the frequency division ratios (1 / R, 1 / N) of the frequency dividers 6 and 7 and the time constant of the low-pass filter 9 (loop gain determined by the time constant) to predetermined values. Input terminal. The reference signal input terminal 2 is a terminal for inputting a signal of the reference frequency generated by the reference signal generation circuit 14 (see FIG. 5).
【０００４】出力端子３は、電圧制御発振器１０が発生
した発振周波数の信号を出力する端子である。警報出力
端子４は、シンセサイザの非同期状態（シンセサイザが
ロックアップしていない状態）を知らせる警報信号を出
力する端子である。The output terminal 3 is a terminal for outputting a signal of the oscillation frequency generated by the voltage controlled oscillator 10. The alarm output terminal 4 is a terminal that outputs an alarm signal indicating the asynchronous state of the synthesizer (the state in which the synthesizer is not locked up).
【０００５】デコーダ（ＤＥＣ；Decoder ）５は、入力
端子１からのデータをデコードし、そのデータを分周器
６，７およびローパスフィルタ９に出力する。分周器
（リファレンスカウンタ）６は、基準信号入力端子２か
らの基準周波数の信号を所定の分周比（１／Ｒ）に分周
し、その分周した基準周波数の信号を位相比較器８に出
力する。分周器６の分周比は、デコーダ５からのデータ
によって設定される。分周器（プログラムカウンタ）７
は、電圧制御発振器１０からの発振周波数の信号を所定
の分周比（１／Ｎ）に分周し、その分周した発振周波数
の信号を比較周波数の信号として位相比較器８に出力す
る。分周器７の分周比も、デコーダ５からのデータによ
って設定される。[0005] A decoder (DEC; Decoder) 5 decodes data from the input terminal 1 and outputs the data to the frequency dividers 6 and 7 and the low-pass filter 9. The frequency divider (reference counter) 6 divides the signal of the reference frequency from the reference signal input terminal 2 to a predetermined frequency division ratio (1 / R), and divides the divided signal of the reference frequency into a phase comparator 8 Output to The frequency division ratio of the frequency divider 6 is set by data from the decoder 5. Divider (program counter) 7
Divides an oscillation frequency signal from the voltage controlled oscillator 10 into a predetermined frequency division ratio (1 / N), and outputs the divided oscillation frequency signal to the phase comparator 8 as a comparison frequency signal. The frequency division ratio of the frequency divider 7 is also set by the data from the decoder 5.
【０００６】位相比較器（ＰＤ；Phase Detector）８
は、分周器６からの基準周波数の信号と分周器７からの
比較周波数の信号との位相を比較し、その位相差のパル
スをローパスフィルタ９に出力する。また、位相比較器
８は、基準周波数の信号と比較周波数の信号の位相が一
致しない場合、シンセサイザの非同期状態を知らせる警
報信号を警報出力端子４に出力する。A phase detector (PD: Phase Detector) 8
Compares the phase of the reference frequency signal from the frequency divider 6 with the phase of the comparison frequency signal from the frequency divider 7, and outputs a pulse having the phase difference to the low-pass filter 9. When the phase of the signal of the reference frequency does not match the phase of the signal of the comparison frequency, the phase comparator 8 outputs an alarm signal indicating the asynchronous state of the synthesizer to the alarm output terminal 4.
【０００７】ローパスフィルタ（ＬＰＦ；Low Pass Fil
ter ）９は、位相比較器８からのパルスの雑音成分を除
去するとともに、パルスを直流電圧レベル化し、電圧制
御発振器１０に出力する。ローパスフィルタ９の時定数
は、デコーダ５からのデータによって、シンセサイザの
同期周波数の最適値に設定される。電圧制御発振器（Ｖ
ＣＯ；Voltage Controlled Oscillator ）１０は、ロー
パスフィルタ９からの直流電圧値に応じた周波数の信号
を発振し、その発振周波数の信号を出力端子３に出力す
るとともに、分周器７（分周器７を介して位相比較器
８）にフィードバックする。[0007] Low pass filter (LPF)
ter) 9 removes noise components of the pulse from the phase comparator 8, converts the pulse to a DC voltage level, and outputs the DC voltage to the voltage controlled oscillator 10. The time constant of the low pass filter 9, the data from the decoder 5, is set to the optimum value of the synchronous frequency of the sheet synthesizer. Voltage controlled oscillator (V
A CO (Voltage Controlled Oscillator) 10 oscillates a signal having a frequency corresponding to the DC voltage value from the low-pass filter 9, outputs a signal having the oscillation frequency to an output terminal 3, and outputs a signal to a frequency divider 7 (frequency divider 7). Is fed back to the phase comparator 8).
【０００８】また、図５において、周波数データ入力端
子１１は、シンセサイザ１５，１６の分周器６，７の分
周比（１／Ｒ，１／Ｎ）を設定するデータを入力する端
子であり、シンセサイザ１５，１６の入力端子１と接続
されている。周波数出力端子１２は、シンセサイザ１６
の電圧制御発振器１０が発生した発振周波数の信号を出
力する端子であり、シンセサイザ１６の出力端子３と接
続されている。警報出力端子１３は、シンセサイザ１
５，１６の位相比較器８から出力される警報信号を出力
する端子である。In FIG. 5, a frequency data input terminal 11 is a terminal for inputting data for setting the frequency division ratio (1 / R, 1 / N) of the frequency dividers 6, 7 of the synthesizers 15, 16. , And the input terminals 1 of the synthesizers 15 and 16. The frequency output terminal 12 is connected to a synthesizer 16
Is a terminal for outputting a signal of the oscillation frequency generated by the voltage-controlled oscillator 10 of the first embodiment, and is connected to the output terminal 3 of the synthesizer 16. The alarm output terminal 13 is connected to the synthesizer 1
A terminal for outputting an alarm signal output from the phase comparators 8 and 5.
【０００９】基準信号発生回路（Ｘ’ＴＡＬ；Crystal
）１４は、精度の良い基準周波数の信号を発生する水
晶発振器である。この基準信号発生回路１４は、シンセ
サイザ１５，１６の基準信号入力端子２と接続されてい
る。Reference signal generating circuit (X'TAL; Crystal)
Reference numeral 14 denotes a crystal oscillator that generates a signal having a high-precision reference frequency. This reference signal generating circuit 14 is connected to the reference signal input terminals 2 of the synthesizers 15 and 16.
【００１０】シンセサイザ（ＳＹＮＴＨ）１５，１６
は、上記図４に示したＰＬＬ周波数シンセサイザであ
る。シンセサイザ１５は、高い基準周波数でロックする
ように分周器６，７の分周比が設定され、シンセサイザ
１６は、シンセサイザ１５より低い基準周波数でロック
するように分周器６，７の分周比が設定されている。ま
た、シンセサイザ１５の出力端子３は、ミキサ（図示せ
ず）を介してシンセサイザ１６の電圧制御発振器１０の
出力側と接続され、シンセサイザ１６の出力端子３は、
周波数出力端子１２と接続されている。Synthesizers (SYNTH) 15, 16
Is the PLL frequency synthesizer shown in FIG. The frequency division ratio of the frequency dividers 6 and 7 is set so that the synthesizer 15 locks at a high reference frequency, and the frequency division of the frequency dividers 6 and 7 is locked so that the synthesizer 16 locks at a lower reference frequency than the synthesizer 15. The ratio is set. The output terminal 3 of the synthesizer 15 is connected to the output side of the voltage controlled oscillator 10 of the synthesizer 16 via a mixer (not shown), and the output terminal 3 of the synthesizer 16
It is connected to the frequency output terminal 12.
【００１１】一重ループ構成のシンセサイザ（１５また
は１６）では、低い周波数のチャンネルスペースを得る
ためには、基準周波数も低くしなければならない。ＰＬ
Ｌ周波数シンセサイザ（１５，１６）の設計上、基準周
波数が低くなるとローパスフィルタ（９）のコンデンサ
や抵抗の時定数を大きくしなければならない。このた
め、ＰＬＬ周波数シンセサイザ（１５，１６）がロック
するのに要する時間（ロックアップ時間）が、時定数に
比例して長くなる。また、基準周波数が低くなると、位
相雑音も受けやすくなる。In a single loop synthesizer (15 or 16), the reference frequency must be lowered in order to obtain a low frequency channel space. PL
Due to the design of the L frequency synthesizers (15, 16), when the reference frequency decreases, the time constants of the capacitors and resistors of the low-pass filter (9) must be increased. For this reason, the time required for the PLL frequency synthesizers (15, 16) to lock (lock-up time) becomes longer in proportion to the time constant. In addition, when the reference frequency is lowered, phase noise is easily received.
【００１２】そこで、図５に示したように、シンセサイ
ザ１５，１６を二重ループ構成とし、サブループのシン
セサイザ１５によって高い基準周波数で出力周波数を変
化させ、微調整にメインループのシンセサイザ１６によ
って低い基準周波数で出力周波数を変化させるようにす
ることにより、高速ロックアップおよび低位相雑音特性
を確保することができる。Therefore, as shown in FIG. 5 , the synthesizers 15 and 16 are formed in a double loop configuration, the output frequency is changed at a high reference frequency by the sub-loop synthesizer 15, and the low reference frequency is adjusted by the main loop synthesizer 16 for fine adjustment. By changing the output frequency depending on the frequency, high-speed lockup and low phase noise characteristics can be secured.
【００１３】警報合成回路１７は、シンセサイザー１
５，１６の位相比較器８から出力される警報信号を合成
するものであり、この警報合成回路１７の入力側は、シ
ンセサイザ１５，１６の警報出力端子４と接続され、出
力側は、遅延回路１８と接続されている。遅延回路１８
は、抵抗１８Ａとコンデンサ１８Ｂから構成されたＲＣ
回路であり、警報合成回路１７の出力側と警報出力端子
１３との間に接続され、警報合成回路１７から出力され
る警報信号を遅延させて警報出力端子１３に出力する。The alarm synthesizing circuit 17 includes a synthesizer 1
The alarm synthesizing circuit 17 synthesizes the alarm signals output from the phase comparators 5 and 16. The input side of the alarm synthesizing circuit 17 is connected to the alarm output terminal 4 of the synthesizers 15 and 16, and the output side is a delay circuit. 18 is connected. Delay circuit 18
Is a RC composed of a resistor 18A and a capacitor 18B.
The circuit is connected between the output side of the alarm synthesizing circuit 17 and the alarm output terminal 13, delays the alarm signal output from the alarm synthesizing circuit 17, and outputs the delayed signal to the alarm output terminal 13.
【００１４】次に、動作について説明する。まず、目的
とする周波数に応じて、シンセサイザ１５，１６の分周
器６，７の分周比（１／Ｒ，１／Ｎ）およびローパスフ
ィルタ９の時定数が設定される。これらのデータの設定
は、まず、サブループのシンセサイザ１５における分周
器６，７の分周比、次に、サブループのシンセサイザ１
５におけるローパスフィルタ９の時定数、次に、メイン
ループのシンセサイザ１５における分周器６，７の分周
比、次に、メインループにおけるローパスフィルタ９の
時定数の順に行われる。Next, the operation will be described. First, the frequency division ratios (1 / R, 1 / N) of the frequency dividers 6 and 7 of the synthesizers 15 and 16 and the time constant of the low-pass filter 9 are set according to the target frequency. The setting of these data is first performed by the frequency division ratios of the frequency dividers 6 and 7 in the sub-loop synthesizer 15, and then by the sub-loop synthesizer 1
5, the frequency constant of the low-pass filter 9 in the main loop, the frequency division ratio of the frequency dividers 6 and 7 in the synthesizer 15 of the main loop, and then the time constant of the low-pass filter 9 in the main loop.
【００１５】サブループのシンセサイザ１５の分周器
６，７の分周比の設定（周波数設定）が行われると、シ
ンセサイザ１５は設定周波数に位相同期（ロック）する
動作を行う。基準信号発生回路１４からの基準周波数の
信号が、分周器６で所定の分周比に分周されて位相比較
器８に出力される。また、電圧制御発振器１０からの発
振周波数の信号が、分周器７で所定の分周比に分周され
て比較周波数の信号として位相比較器８に出力される。
位相比較器８は、基準周波数の信号と比較周波数の信号
との位相を比較し、その位相差のパルスをローパスフィ
ルタ９に出力する。When the frequency division ratios of the frequency dividers 6 and 7 of the synthesizer 15 of the sub-loop are set (frequency setting), the synthesizer 15 performs an operation of phase synchronization (locking) to the set frequency. The signal of the reference frequency from the reference signal generation circuit 14 is frequency-divided by the frequency divider 6 to a predetermined frequency division ratio and output to the phase comparator 8. Further, the signal of the oscillation frequency from the voltage controlled oscillator 10 is frequency-divided by the frequency divider 7 to a predetermined frequency division ratio and output to the phase comparator 8 as a signal of the comparison frequency.
The phase comparator 8 compares the phase of the signal of the reference frequency with the phase of the signal of the comparison frequency, and outputs a pulse of the phase difference to the low-pass filter 9.
【００１６】このとき、位相比較器８は、基準周波数の
信号と比較周波数の信号の位相が一致していないので、
シンセサイザ１５が非同期状態であることを知らせる警
報信号を警報信号合成回路１７に出力する。At this time, since the phase of the signal of the reference frequency and the phase of the signal of the comparison frequency do not match, the phase comparator 8
An alarm signal indicating that the synthesizer 15 is out of synchronization is output to the alarm signal synthesis circuit 17.
【００１７】ローパスフィルタ９は、位相比較器８から
のパルスの雑音成分を除去するとともに、パルスを直流
電圧レベルにして電圧制御発振器１０に出力する。電圧
制御発振器１０は、直流電圧値に応じた周波数の信号を
発振し、その発振周波数の信号を出力端子３（周波数出
力端子１２）および分周器７に出力する。分周器７は、
電圧制御発振器１０からの発振周波数の信号を所定の分
周比で分周して位相比較器８にフィードバックさせる。The low-pass filter 9 removes the noise component of the pulse from the phase comparator 8 and converts the pulse to a DC voltage level and outputs it to the voltage controlled oscillator 10. The voltage controlled oscillator 10 oscillates a signal having a frequency corresponding to the DC voltage value, and outputs a signal having the oscillation frequency to the output terminal 3 (frequency output terminal 12) and the frequency divider 7. The divider 7 is
The signal of the oscillation frequency from the voltage controlled oscillator 10 is frequency-divided at a predetermined frequency division ratio and fed back to the phase comparator 8.
【００１８】位相比較器８は、基準周波数の信号と比較
周波数の信号の位相が一致すると、位相差のパルスを出
力しなくなり、その結果、電圧制御発振器１０の発振周
波数はロックされる。位相比較器８は、電圧制御発振器
１０（シンセサイザ１５）がロックすると、警報信号を
解除する。When the phase of the signal of the reference frequency and the phase of the signal of the comparison frequency match, the phase comparator 8 does not output a pulse having a phase difference, and as a result, the oscillation frequency of the voltage controlled oscillator 10 is locked. When the voltage controlled oscillator 10 (synthesizer 15) locks, the phase comparator 8 releases the alarm signal.
【００１９】メインループのシンセサイザ１６の分周器
６，７の分周比の設定（周波数設定）が行われると、シ
ンセサイザ１５は設定周波数に位相同期（ロック）する
動作を行う。メインループのシンセサイザ１６の位相同
期動作も、上記したサブループのシンセサイザ１５の位
相同期動作と同様である。即ち、メインループのシンセ
サイザ１６の位相比較器８が、基準周波数の信号と比較
周波数の信号の位相が一致するまで警報信号を警報信号
合成回路１７に出力し、基準周波数の信号と比較周波数
の信号の位相が一致し、シンセサイザ１６がロックする
と、警報信号を解除する。When the frequency division ratio of the frequency dividers 6 and 7 of the synthesizer 16 of the main loop is set (frequency setting), the synthesizer 15 performs an operation of phase-locking (locking) to the set frequency. The phase synchronization operation of the synthesizer 16 of the main loop is the same as the phase synchronization operation of the synthesizer 15 of the sub-loop described above. That is, the phase comparator 8 of the synthesizer 16 of the main loop outputs an alarm signal to the alarm signal synthesizing circuit 17 until the phase of the signal of the reference frequency matches the phase of the signal of the comparison frequency. Are synchronized, and when the synthesizer 16 is locked, the alarm signal is released.
【００２０】[0020]
【発明が解決しようとする課題】従来の周波数シンセサ
イザは以上のように構成されているので、次のような課
題があった。第１に、周波数シンセサイザ１５，１６の
設定周波数を変更する際に、ループ（メインループまた
はサブループ）が不安定となり、発振するおそれがあ
る。Since the conventional frequency synthesizer is configured as described above, there are the following problems. First, when changing the set frequency of the frequency synthesizers 15 and 16, the loop (main loop or sub-loop) becomes unstable and may oscillate.
【００２１】上記したように、周波数シンセサイザ１５
周波数の設定は、分周器６，７の分周比（１／Ｒ，１／
Ｎ）が設定された後、ローパスフィルタ９のループゲイ
ン（時定数）を設定周波数に応じた値に切り替えられる
が、分周器６，７の分周比（１／Ｒ，１／Ｎ）の設定後
からローパスフィルタ９のループゲイン切替えまでの
間、ループゲインが大きすぎる場合、周波数シンセサイ
ザ１５，１６のループが不安定となってしまうからであ
る。As described above, the frequency synthesizer 15
The frequency is set by dividing the frequency by the frequency dividers 6 and 7 (1 / R, 1 /
After N) is set, the loop gain (time constant) of the low-pass filter 9 can be switched to a value corresponding to the set frequency, but the division ratio (1 / R, 1 / N) of the frequency dividers 6 and 7 can be changed. This is because if the loop gain is too large during the period from the setting to the switching of the loop gain of the low-pass filter 9, the loops of the frequency synthesizers 15 and 16 become unstable.
【００２２】第２に、メインループの周波数シンセサイ
ザ１６が位相同期（ロック）していないのに、警報信号
が解除されてしまうおそれがある。上記したように、シ
ンセサイザ１５，１６の周波数の設定は、サブループの
シンセサイザ１５の周波数の設定が行われた後、メイン
ループのシンセサイザ１６の周波数の設定が行われる
が、サブループのシンセサイザ１５の周波数設定が行わ
れ、シンセサイザ１５の位相同期が完了し警報信号が解
除されたとき、メインループのシンセサイザ１６の周波
数設定が未だ終了しておらず警報信号が出力されていな
い場合、出力されるべき周波数でメインループのシンセ
サイザ１６の位相同期がなされていないのに、警報出力
端子１３から出力される警報信号が解除されてしまうか
らである。Second, the alarm signal may be canceled even though the frequency synthesizer 16 of the main loop is not phase-synchronized (locked). As described above, the frequency of the synthesizers 15 and 16 is set after the frequency of the synthesizer 15 of the sub-loop is set, and then the frequency of the synthesizer 16 of the main loop is set. Is performed, when the phase synchronization of the synthesizer 15 is completed and the alarm signal is released, and when the frequency setting of the synthesizer 16 of the main loop has not been completed yet and the alarm signal has not been output, the frequency to be output is This is because the alarm signal output from the alarm output terminal 13 is canceled even though the phase of the synthesizer 16 of the main loop is not synchronized.
【００２３】その結果、周波数シンセサイザ１５，１６
が、例えば、送信機に用いられる場合、警報信号が解除
されたとたんに、位相同期が完了していないのに送信波
が外部に送出されてしまう。As a result, the frequency synthesizers 15, 16
However, for example, when used in a transmitter, as soon as the alarm signal is released, a transmission wave is transmitted to the outside even though the phase synchronization has not been completed.
【００２４】この場合、各ループのシンセサイザ１５，
１６が位相同期しても、直ちに警報信号を解除しないよ
うに、遅延回路１８を設けている。しかし、この遅延回
路１８が設けられているため、シンセサイザ１５，１６
の本来の同期はずれの際の警報信号の出力および位相同
期の際の警報信号の解除も遅れてしまう。In this case, the synthesizer 15 of each loop,
A delay circuit 18 is provided so that the alarm signal is not immediately released even if the phase of the signal 16 is synchronized. However, since the delay circuit 18 is provided, the synthesizers 15, 16
The output of the alarm signal when the original synchronization is lost and the release of the alarm signal during the phase synchronization are also delayed.
【００２５】この発明は、上記のような課題を解決する
ためになされたものであり、周波数シンセサイザの設定
周波数を変更する際のループの不安定化を防止すること
ができる周波数シンセサイザを得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a frequency synthesizer capable of preventing loop instability when changing a set frequency of a frequency synthesizer. Aim.
【００２６】また、この発明は、出力されるべき周波数
に位相同期していないのに警報信号が解除されてしまう
のを防止するとともに、本来の同期はずれの際の警報信
号および位相同期の際の警報信号解除を直ちに出力する
ことができる周波数シンセサイザを得ることを目的とす
る。Further, the present invention prevents the alarm signal from being released even when the phase is not synchronized with the frequency to be output, and also provides the alarm signal when the original synchronization is lost and the alarm signal when the phase is synchronized. An object of the present invention is to provide a frequency synthesizer that can immediately output an alarm signal release.
【００２７】[0027]
【課題を解決するための手段】本発明に係る周波数シン
セサイザは、サブループ及びメインループのシンセサイ
ザのループフィルタでループが開放され、サブループの
シンセサイザにおける第１及び第２の分周器の分周比が
設定され、メインループのシンセサイザにおける第１及
び第２の分周器の分周比が設定され、サブループ及びメ
インループのシンセサイザのループフィルタが最適値の
時定数に設定された後、サブループ及びメインループの
シンセサイザが位相同期動作を開始するように構成され
たものである。SUMMARY OF THE INVENTION A frequency synthesizer according to the present invention comprises a sub-loop and a main loop.
The loop is opened by the loop filter of the
When the frequency division ratio of the first and second frequency dividers in the synthesizer is
Set in the main loop synthesizer
And the frequency division ratio of the second frequency divider are set.
The loop filter of the in-loop synthesizer is optimized
After the time constant is set, the sub loop and main loop
The synthesizer is configured to start phase synchronization operation
It is a thing.
【００２８】本発明に係る周波数シンセサイザは、ルー
プフィルタの時定数を設定する切替回路でループ開放を
実現するように構成したものである。[0028] The frequency synthesizer according to the present invention, Lou
Loop open with switching circuit to set time constant of filter
It is configured to be realized .
【００２９】本発明に係る周波数シンセサイザは、サブ
ループ及びメインループのシンセサイザのループフィル
タがループ開放を行う代わりに、サブループ及びメイン
ループのシンセサイザの第１及び第２の分周器が位相同
期できない分周比に設定するように構成したものであ
る。[0029] The frequency synthesizer according to the present invention, the sub
Loop fill for loop and main loop synthesizers
Sub-loop and main loop instead of
The first and second dividers of the loop synthesizer are in phase.
The frequency division ratio is set so as not to be expected .
【００３０】本発明に係る周波数シンセサイザは、二重
ループ構成でなく多重ループ構成としたものである。The frequency synthesizer according to the present invention has a dual
This is not a loop configuration but a multiple loop configuration .
【００３１】[0031]
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１は、この発明の実施の形
態１による二重ループ構成とした周波数シンセサイザの
構成を示すブロック図である。図１に示す二重ループ構
成の周波数シンセサイザが、上記図５に示した二重ルー
プ構成の周波数シンセサイザと異なるのは、シンセサイ
ザ２１，２２の構成と、遅延回路１８を設けていないこ
とである。その他の点は、上記図５で説明したものと同
様である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below. Embodiment 1 FIG. FIG. 1 is a block diagram showing a configuration of a frequency synthesizer having a double loop configuration according to Embodiment 1 of the present invention. The difference between the frequency synthesizer having the double loop configuration shown in FIG. 1 and the frequency synthesizer having the double loop configuration shown in FIG. 5 is that the synthesizers 21 and 22 and the delay circuit 18 are not provided. Other points are the same as those described in FIG.
【００３２】即ち、周波数データ入力端子１１は、シン
セサイザ２１，２２の分周器６，７の分周比（１／Ｒ，
１／Ｎ）を設定するデータを入力する端子であり、周波
数出力端子１２は、シンセサイザ２２の電圧制御発振器
１０が発生した発振周波数の信号を出力する端子であ
り、警報出力端子１３は、シンセサイザ２１，２２の位
相比較器８から出力される警報信号を出力する端子であ
る。That is, the frequency data input terminal 11 is connected to the frequency division ratio (1 / R, 1) of the frequency dividers 6 and 7 of the synthesizers 21 and 22.
1 / N), the frequency output terminal 12 is a terminal for outputting a signal of the oscillation frequency generated by the voltage controlled oscillator 10 of the synthesizer 22, and the alarm output terminal 13 is a terminal for synthesizing the synthesizer 21. , 22 for outputting an alarm signal output from the phase comparator 8.
【００３３】また、基準信号発生回路（Ｘ’ＴＡＬ；Cr
ystal ）１４は、精度の良い基準周波数の信号を発生す
る水晶発振器である。警報合成回路１７は、シンセサイ
ザ２１，２２の位相比較器８から出力される警報信号を
合成するものであり、この警報合成回路１７の入力側
は、シンセサイザ２１，２２の警報出力端子４と接続さ
れ、出力側は、警報出力端子１３と接続されている（遅
延回路１８は設けられていない）。The reference signal generation circuit (X'TAL; Cr
ystal) 14 is a crystal oscillator for generating a signal having a high-precision reference frequency. The alarm synthesizing circuit 17 synthesizes alarm signals output from the phase comparators 8 of the synthesizers 21 and 22. The input side of the alarm synthesizing circuit 17 is connected to the alarm output terminal 4 of the synthesizers 21 and 22. , The output side is connected to the alarm output terminal 13 (the delay circuit 18 is not provided).
【００３４】シンセサイザ（ＳＹＮＴＨ）２１，２２
は、上記図４に示したＰＬＬ周波数シンセサイザの構成
と同様であるが、シンセサイザ２１，２２のローパスフ
ィルタ９が、図２に示すように構成されている点で、シ
ンセサイザ１５，１６と異なるものである。Synthesizers (SYNTH) 21, 22
Is similar to the configuration of the PLL frequency synthesizer shown in FIG. 4, but differs from the synthesizers 15 and 16 in that the low-pass filter 9 of the synthesizers 21 and 22 is configured as shown in FIG. is there.
【００３５】図２は、周波数シンセサイザのローパスフ
ィルタ（ラグリードフィルタ）の構成を示す回路図であ
る。図２において、端子３１は、位相比較器８と接続さ
れ、端子３２は、電圧制御発振器１０と接続され、端子
３３は、デコーダ５と接続されている。切替回路３４，
３７は、並列に設けられた４つの切替器から成り、端子
３３から入力されるデコーダ５からの切替えデータに応
じて切替器の１つを接続することにより、抵抗３５，３
８の接続を切り替えるものである。コンデンサ３６は、
端子３２と切替回路３７との間に接続されている。FIG. 2 is a circuit diagram showing a configuration of a low-pass filter (lag-lead filter) of the frequency synthesizer. 2, a terminal 31 is connected to the phase comparator 8, a terminal 32 is connected to the voltage controlled oscillator 10, and a terminal 33 is connected to the decoder 5. Switching circuit 34,
Reference numeral 37 denotes four switches provided in parallel, and connects one of the switches in accordance with the switching data from the decoder 5 input from the terminal 33, thereby forming the resistors 35, 3
8 is switched. The capacitor 36 is
It is connected between the terminal 32 and the switching circuit 37.
【００３６】切替回路３４と抵抗３５から成る４つの並
列の枝は、端子３１と端子３２との間に接続されている
（即ち、端子３１，３２間に対して直列に接続されてい
る）。切替回路３４の３つの切替器が接続すると、抵抗
３５を介して端子３１，３２間を接続するが、残りの１
つの切替器が接続しても、枝が途中で途切れていて開放
される。The four parallel branches composed of the switching circuit 34 and the resistor 35 are connected between the terminals 31 and 32 (that is, connected in series between the terminals 31 and 32). When the three switches of the switching circuit 34 are connected, the terminals 31 and 32 are connected via the resistor 35, but the remaining 1
Even if two switches are connected, the branch is interrupted on the way and is opened.
【００３７】切替回路３７と抵抗３８から成る４つの並
列の枝は、コンデンサ３６と接地点（アース）との間に
接続されている（即ち、端子３１，３２間に対して並列
に接続されている）。切替回路３７の４つの切替器が接
続すると、抵抗３８を介してコンデンサ３６と接地点間
を接続する。The four parallel branches composed of the switching circuit 37 and the resistor 38 are connected between the capacitor 36 and a ground point (earth) (that is, connected in parallel between the terminals 31 and 32). There). When the four switches of the switching circuit 37 are connected, the capacitor 36 and the ground are connected via the resistor 38.
【００３８】３つの抵抗３５の抵抗値は、それぞれ異な
る値であり、また、４つの抵抗３８の抵抗値も、それぞ
れ異なる値である。従って、切替回路３４，３７が切り
替えられることにより、１２通りの時定数（ループゲイ
ン）を得ることができる。The resistance values of the three resistors 35 are different from each other, and the resistance values of the four resistors 38 are also different from each other. Therefore, by switching the switching circuits 34 and 37, 12 time constants (loop gains) can be obtained.
【００３９】次に、動作について説明する。図３は、シ
ンセサイザ２１，２２の設定動作のタイミングを示すタ
イムチャートである。シンセサイザ２１，２２の分周器
６，７の分周比（１／Ｒ，１／Ｎ）を設定する前に、シ
ンセサイザ２１，２２のローパスフィルタ９の切替回路
３４を切り替えて、シンセサイザ２１，２２のループを
開放する（ＬＰＦ ＯＦＦ）。このようにループを開放
しておくことにより、シンセサイザ２１，２２の分周器
６，７の分周比を設定して周波数を変更する際でも、シ
ンセサイザ２１，２２のループが切断されているので、
ローパスフィルタ９のループゲインが大きすぎたために
ループが不安定となることはない。Next, the operation will be described. FIG. 3 is a time chart showing the timing of the setting operation of the synthesizers 21 and 22. Before setting the frequency division ratios (1 / R, 1 / N) of the frequency dividers 6 and 7 of the synthesizers 21 and 22, the switching circuit 34 of the low-pass filter 9 of the synthesizers 21 and 22 is switched, and the synthesizers 21 and 22 are switched. Is released (LPF OFF). By opening the loop in this way, even when the frequency is changed by setting the frequency division ratio of the frequency dividers 6 and 7 of the synthesizers 21 and 22, the loop of the synthesizers 21 and 22 is cut. ,
The loop does not become unstable because the loop gain of the low-pass filter 9 is too large.
【００４０】次に、サブループのシンセサイザ２１にお
ける分周器６，７の分周比（１／Ｒ，１／Ｎ）を設定し
（ＳＹＮＴＨ２１ ＳＥＴ）、その後、メインループの
シンセサイザ２２における分周器６，７の分周比（１／
Ｒ，１／Ｎ）を設定する（ＳＹＮＴＨ２２ ＳＥＴ）。Next, the frequency division ratios (1 / R, 1 / N) of the frequency dividers 6 and 7 in the sub-loop synthesizer 21 are set (SYNTH21 SET), and thereafter, the frequency divider 6 in the main loop synthesizer 22 is set. , 7 division ratio (1 /
R, 1 / N) is set (SYNTH22 SET).
【００４１】メインループのシンセサイザ２２における
分周器６，７の分周比が設定されると、シンセサイザ２
１，２２のローパスフィルタ９の切替回路３４を切り替
えて、シンセサイザ２１，２２のローパスフィルタ９の
時定数（ループゲイン）を設定周波数に応じた最適値に
設定する（ＬＰＦ ＳＥＴ）。When the frequency division ratios of the frequency dividers 6 and 7 in the synthesizer 22 of the main loop are set, the synthesizer 2
The switching circuit 34 of the low-pass filters 9 and 22 is switched to set the time constant (loop gain) of the low-pass filters 9 of the synthesizers 21 and 22 to an optimum value according to the set frequency (LPF SET).
【００４２】サブループおよびメインループのシンセサ
イザ２１，２２における分周器６，７の分周比およびロ
ーパスフィルタ９の時定数が設定されると、サブループ
およびメインループのシンセサイザ２１，２２は位相同
期動作を開始する。When the frequency division ratios of the frequency dividers 6 and 7 and the time constant of the low-pass filter 9 in the sub-loop and main loop synthesizers 21 and 22 are set, the sub-loop and main loop synthesizers 21 and 22 perform a phase synchronization operation. Start.
【００４３】シンセサイザ２１，２２の位相同期動作
は、上記したのと同様である。即ち、サブループのシン
セサイザ２１，２２の位相比較器８が、基準周波数の信
号と比較周波数の信号の位相が一致するまで警報信号を
警報信号合成回路１７に出力し、基準周波数の信号と比
較周波数の信号の位相が一致し、シンセサイザ２１，２
２がロックすると、警報信号を解除する。The phase synchronization operation of the synthesizers 21 and 22 is the same as described above. That is, the phase comparators 8 of the sub-loop synthesizers 21 and 22 output an alarm signal to the alarm signal synthesizing circuit 17 until the phase of the signal of the reference frequency matches the phase of the signal of the comparison frequency. The phases of the signals match, and the synthesizers 21 and
When 2 locks, the alarm signal is released.
【００４４】以上のように、この実施の形態１によれ
ば、シンセサイザ２１，２２の分周器６，７の分周比を
設定して周波数設定を行う前に、ローパスフィルタ９の
切替回路３４を切り替え制御してシンセサイザ２１，２
２のループを開放するので、周波数シンセサイザ２１，
２２の設定周波数を変更する際のループの不安定化を防
止することができる。As described above, according to the first embodiment, the switching circuit 34 of the low-pass filter 9 is set before setting the frequency division ratio of the frequency dividers 6 and 7 of the synthesizers 21 and 22 and setting the frequency. To control the synthesizers 21 and
Since the loop 2 is released, the frequency synthesizer 21,
Instability of the loop when changing the set frequency of the loop 22 can be prevented.
【００４５】また、シンセサイザ２１，２２の周波数設
定が行われている間、シンセサイザ２１，２２のループ
が開放されているので、警報信号を途切れることなく確
実に警報信号合成回路１７（警報出力端子１３）に出力
することができ、出力されるべき周波数に位相同期して
いないのに警報信号が解除されてしまうのを防止するこ
とができる。さらに、遅延回路１８を設けていないの
で、本来の同期はずれの際の警報信号および位相同期の
際の警報信号解除を直ちに出力することができる。While the frequency of the synthesizers 21 and 22 is being set, the loop of the synthesizers 21 and 22 is open, so that the alarm signal synthesizing circuit 17 (alarm output terminal 13) can be surely provided without interrupting the alarm signal. ) To prevent the alarm signal from being released even though the phase is not synchronized with the frequency to be output. Further, since the delay circuit 18 is not provided, it is possible to immediately output the alarm signal at the time of the original out-of-synchronization and the cancellation of the alarm signal at the time of the phase synchronization.
【００４６】実施の形態２．尚、上記実施の形態１で
は、周波数シンセサイザ２１，２２を二重ループで構成
した場合について説明したが、これに限るものではな
く、多重ループであれば、ループ数に拘わらず実現する
ことができる。Embodiment 2 In the first embodiment, the case where the frequency synthesizers 21 and 22 are configured by a double loop has been described. However, the present invention is not limited to this, and a multiple loop can be realized regardless of the number of loops. .
【００４７】また、上記実施の形態１では、ローパスフ
ィルタ９の切替回路３４を切り替え制御することにより
ループ開放を行っていたが、このようなループ開放の方
法に限るものではなく、周波数設定の際に分周器６また
は分周器７を位相同期できない分周比（分周数）に設定
することにより、同期不可能状態を実現して警報信号を
出力させるようにしてもよい。Further, in the first embodiment, the loop is opened by controlling the switching of the switching circuit 34 of the low-pass filter 9. However, the present invention is not limited to such a method of opening the loop. By setting the frequency divider 6 or the frequency divider 7 to a frequency division ratio (frequency division number) in which the phase cannot be synchronized, a non-synchronizable state may be realized and an alarm signal may be output.
【００４８】また、上記実施の形態１では、ローパスフ
ィルタ９として、ラグリードフィルタを用いていたが、
これに限るものではなく、ラグフィルタやアクティブフ
ィルタであってもよい。In the first embodiment, a lag-lead filter is used as the low-pass filter 9.
The present invention is not limited to this, and may be a lag filter or an active filter.
【００４９】[0049]
【発明の効果】以上のように、本発明によれば、サブル
ープ及びメインループのシンセサイザのループフィルタ
でループが開放され、サブループのシンセサイザにおけ
る第１及び第２の分周器の分周比が設定され、メインル
ープのシンセサイザにおける第１及び第２の分周器の分
周比が設定され、サブループ及びメインループのシンセ
サイザのループフィルタが最適値の時定数に設定された
後、サブループ及びメインループのシンセサイザが位相
同期動作を開始するように構成されているので、周波数
シンセサイザの設定周波数を変更する際のループの不安
定化を防止することができるとともに、警報信号を途切
れることなく確実に警報合成回路に出力することがで
き、位相同期していないのに警報信号が解除されてしま
うのを防止することができるなどの効果を奏する。As described above, according to the present invention, the sub
Loop filter for loop and main loop synthesizers
The loop is released by the sub-loop synthesizer.
The frequency division ratios of the first and second frequency dividers are set,
Of the first and second frequency dividers in the loop synthesizer
The circle ratio is set, and the sub loop and main loop synths are
The sizer loop filter is set to the optimal time constant
After that, the sub-loop and main loop synthesizers
Synchronous operation is configured to start, so it is possible to prevent loop instability when changing the set frequency of the frequency synthesizer, and to interrupt the alarm signal.
Output to the alarm synthesis circuit without
Alarm signal is released even though the phases are not synchronized.
This has the effect of preventing inconvenience.
【００５０】また、本発明によれば、ループフィルタの
時定数を設定する切替回路でループ開放を実現するよう
に構成されているので、特別な構成を設ける必要なく、
簡易かつ効果的にループ開放を実現することができると
いう効果を奏する。According to the present invention, the loop filter
The switching circuit that sets the time constant can open the loop
, So there is no need to provide a special configuration,
If you can easily and effectively open the loop
This has the effect.
【００５１】また、本発明によれば、サブループ及びメ
インループのシンセサイザのループフィルタがループ開
放を行う代わりに、サブループ及びメインループのシン
セサイザの第１及び第２の分周器が位相同期できない分
周比に設定するように構成されているので、上記と同様
に、周波数シンセサイザの設定周波数を変更する際のル
ープの不安定化を防止することができるとともに、警報
信号を途切れることなく確実に警報合成回路に出力する
ことができ、位相同期していないのに警報信号が解除さ
れてしまうのを防止することができるなどの効果を奏す
る。According to the present invention, the sub-loop and the
The loop filter of the in-loop synthesizer opens the loop.
Release the sub loop and main loop
The first and second frequency dividers of the synthesizer cannot be phase-synchronized.
As it is configured to set the circumference ratio, same as above
When changing the set frequency of the frequency synthesizer,
Can prevent instability of the
Output the signal to the alarm synthesis circuit without interruption
Alarm signal is released even though the phases are not synchronized.
This has the effect of preventing it from being lost .
【００５２】さらに、本発明によれば、二重ループ構成
でなく多重ループ構成とされているので、一層の高速ロ
ックアップおよび低位相雑音特性を確保することができ
る多重ループ構成の周波数シンセサイザにおけるループ
の不安定化や警報信号の途切れの防止などを実現するこ
とができるという効果を奏する。 Further, according to the present invention, a double loop configuration
Instead of a multi-loop configuration,
Backup and low phase noise characteristics.
Loop in Frequency Synthesizer with Multiple Loop Configuration
To prevent instability of the alarm signal and interruption of the alarm signal.
This has the effect of being able to
【図１】 この発明の実施の形態１による二重ループ構
成とした周波数シンセサイザの構成を示すブロック図で
ある。FIG. 1 is a block diagram showing a configuration of a frequency synthesizer having a double loop configuration according to a first embodiment of the present invention.
【図２】 周波数シンセサイザのローパスフィルタの構
成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a low-pass filter of the frequency synthesizer.
【図３】 シンセサイザの設定動作のタイミングを示す
タイムチャートである。FIG. 3 is a time chart showing the timing of the setting operation of the synthesizer.
【図４】 従来の周波数シンセサイザの構成を示すブロ
ック図である。FIG. 4 is a block diagram showing a configuration of a conventional frequency synthesizer.
【図５】 図４の周波数シンセサイザを二重ループ構成
とした場合を示す図である。5 is a diagram showing a case where the frequency synthesizer of FIG. 4 has a double loop configuration.
９ ローパスフィルタ ２１，２２ 周波数シンセサイザ ３４ 切替回路（同期不可能実現手段、ループ開放手
段）9 Low-pass filter 21, 22 Frequency synthesizer 34 Switching circuit (means for achieving non-synchronization, means for releasing loop)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｌ 7/02 Ｈ０４Ｌ 7/02 Ｚ (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/187 H03L 7/093 H03L 7/107 H03L 7/22 H04L 7/00 H04L 7/02 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 identification code FI H04L 7/02 H04L 7/02 Z (58) Investigated field (Int.Cl. 7 , DB name) H03L 7/187 H03L 7 / 093 H03L 7/107 H03L 7/22 H04L 7/00 H04L 7/02
Claims (4)
生回路と、 当該基準信号発生回路からの前記基準周波数の信号を入
力データによって設定された所定の分周比に分周する第
１の分周器、当該第１の分周器からの前記基準周波数の
信号と比較周波数の信号との位相差を比較し、その位相
差のパルスを出力するとともに、前記基準周波数の信号
と前記比較周波数の信号の位相が一致しないとき、非同
期状態を知らせる警報信号を出力する位相比較器、前記
入力データによって最適値の時定数に設定され、前記位
相比較器からの前記パルスの雑音成分を除去するととも
に、前記パルスを直流電圧レベル化して出力するローパ
スフィルタ、当該ローパスフィルタからの直流電圧値に
応じた周波数の信号を発振し、その発振周波数の信号を
出力する電圧制御発振器、及び当該電圧制御発振器から
の前記発振周波数の信号を前記入力データによって設定
された所定の分周比に分周し、その分周した発振周波数
の信号を前記比較周波数の信号として前記位相比較器に
出力する第２の分周器からそれぞれ構成された２つのシ
ンセサイザと、 当該２つのシンセサイザの前記位相比較器から出力され
た前記警報信号を合成する警報合成回路とを備え、 前記２つのシンセサイザは二重ループ構成であって、サ
ブループのシンセサイザは高い基準周波数の信号でロッ
クし、メインループのシンセサイザは低い基準周波数の
信号でロックするものであり、前記サブループ及び前記メインループのシンセサイザの
前記ループフィルタでループが開放され、前記サブルー
プのシンセサイザにおける前記第１及び第２の分周器の
分周比が設定され、前記メインループのシンセサイザに
おける前記第１及び第２の分周器の分周比が設定され、
前記サブループ及び前記メインループのシンセサイザの
前記ループフィルタが最適値の時定数に設定された後、
前記サブループ及び前記メインループのシンセサイザが
位相同期動作を開始する ことを特徴とする周波数シンセ
サイザ。(1)Reference signal generation that generates a signal at the reference frequency
Raw circuit, The signal of the reference frequency from the reference signal generation circuit is input.
The frequency is divided into a predetermined frequency division ratio set by the force data.
1 divider, the reference frequency from the first divider,
Compare the phase difference between the signal and the signal of the comparison frequency,
A difference pulse is output, and the signal of the reference frequency is output.
When the phase of the signal of the comparison frequency does not match the
A phase comparator that outputs an alarm signal indicating the initial state,
The time constant of the optimal value is set according to the input data.
Removing the noise component of the pulse from the phase comparator and
A low-pass filter for converting the pulse to a DC voltage level and outputting the DC voltage level
Filter, the DC voltage value from the low-pass filter
Oscillates a signal of the corresponding frequency, and outputs the signal of the oscillation frequency.
Output voltage controlled oscillator, and from the voltage controlled oscillator
Set the oscillation frequency signal according to the input data.
Divided to the specified division ratio, and the divided oscillation frequency
As the signal of the comparison frequency to the phase comparator.
Output two frequency dividers, each composed of two frequency dividers.
Synthesizer, Output from the phase comparators of the two synthesizers.
An alarm synthesis circuit that synthesizes the alarm signal. The two synthesizers are in a double loop configuration and
A loop synthesizer locks on a high reference frequency signal.
The main loop synthesizer has a lower reference frequency
It is locked by a signal,The sub-loop and the main loop synthesizer
The loop is released by the loop filter,
Of the first and second frequency dividers in the synthesizer of the
The frequency division ratio is set, and the main loop synthesizer
A frequency division ratio of the first and second frequency dividers is set,
The sub-loop and the main loop synthesizer
After the loop filter is set to the optimal time constant,
The sub-loop and the main loop synthesizer
Start phase synchronization operation Frequency synth
Siza.
替回路でループ開放が実現されることを特徴とする請求
項１記載の周波数シンセサイザ。2. A loop filter for setting a time constant.
2. The frequency synthesizer according to claim 1 , wherein a loop opening is realized by the replacement circuit .
イザのループフィルタがループ開放を行う代わりに、前
記サブループ及び前記メインループのシンセサイザの第
１及び第２の分周器が位相同期できない分周比に設定さ
れることを特徴とする請求項１記載の周波数シンセサイ
ザ。3. A synthesizer for a sub-loop and a main loop.
Instead of Isa's loop filter opening the loop,
Sub-loop and the main loop synthesizer
The first and second dividers are set to a division ratio that cannot be phase-synchronized.
The frequency synthesizer according to claim 1 , wherein the frequency synthesizer is used.
成されたことを特徴とする請求項１から請求項３のうち
のいずれか１項記載の周波数シンセサイザ。4. A multi-loop configuration instead of a double-loop configuration.
4. The method according to claim 1, wherein
A frequency synthesizer according to any one of the preceding claims.
Priority Applications (1)
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| JP32165898A JP3230501B2 (en) | 1998-11-12 | 1998-11-12 | Frequency synthesizer |
Applications Claiming Priority (1)
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|---|---|---|---|---|
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