JPH069116B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH069116B2
JPH069116B2 JP11045285A JP11045285A JPH069116B2 JP H069116 B2 JPH069116 B2 JP H069116B2 JP 11045285 A JP11045285 A JP 11045285A JP 11045285 A JP11045285 A JP 11045285A JP H069116 B2 JPH069116 B2 JP H069116B2
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Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、半導体記憶装置のようにデコーダ回路を具備するも
のに利用して有効な技術に関するものである。
〔背景の技術〕
ＲＡＭ（ランダム・アクセス・メモリ〕やＲＯＭ（リー
ド・オンリー・メモリ）のような半導体記憶装置におい
ては、１つのメモリセルを選択するため選択信号を形成
するアドレスデコーダが設けられる。これらのアドレス
デコーダは、例えばｎビットのアドレス信号を受けて、
２ｎの中から１つの選択信号を形成する。このようなア
ドレスデコーダは、例えば、ノア（ＮＯＲ）ゲート回路
やナンド（ＮＡＮＤ）ゲート回路により構成することが
できる。しかしながら、これらのゲート回路にあって
は、駆動ＭＯＳＦＥＴと負荷手段あるいはプリチャージ
ＭＯＳＦＥＴにより構成した場合には、ｎ＋１のＭＯＳ
ＦＥＴが必要になり、ＰチャンネルＭＯＳＦＥＴとＮチ
ャンネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成
した場合には２ｎ個ものＭＯＳＦＥＴが必要になる。こ
のように論理ゲート回路を用いた場合には、その素子数
が多く必要にされるため、半導体記憶装置の高密度大記
憶容量化を図る上で大きな障害になってきている。
そこで、スイッチトリー（ｔｒｅｅ）デコード構造を利
用することによって素子数の削減を図ることが考えられ
る。しかしながら、このスイッチトリーデコード構造に
あっては、トリーの分岐が広がるにつれてＭＯＳＦＥＴ
の数が２倍づつ増大し、基点に近く配置されたＭＯＳＦ
ＥＴに比べて終端側のＭＯＳＦＥＴの数が極端に多くさ
れる。この結果、上記終端側のＭＯＳＦＥＴの入力は、
多数のゲートが共通接続されることによって、大きな容
量値の入力ゲート容量や寄生量を持つものとなる。これ
によって、終端側のＭＯＳＦＥＴの入力信号の変化が遅
くされてしまう結果、そのスイッチング動作が遅くなる
ため高速動作化が図れない。
なお、ダイナミック型ＲＡＭのアドレスデコーダに関し
ては、例えば特開昭５３−４１９４６号公報参照。
〔発明の目的〕
この発明の目的は、回路の簡素化と高速動作化を実現し
たデコーダ回路を含む半導体集積回路装置を提供するこ
とにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、特
定ビットの非反転入力信号を受けるＭＯＳＦＥＴを基点
としてスイッチトリーデコード形態に配置され、それぞ
れの分岐に複数ビットからなる相補入力信号が供給され
る第１群のＭＯＳＦＥＴと、上記特定ビットの反転入力
信号を受けるＭＯＳＦＥＴを基点としてスイッチトリー
デコード形態に配置されたそれぞれの分岐における第２
群のＭＯＳＦＥＴとを備え、上記第２群のＭＯＳＦＥＴ
のゲートには、上記相補入力信号を上記第１群の各分岐
におけるＭＯＳＦＥＴのそれと対称的に供給することに
よって、相補入力信号が供給されるＭＯＳＦＥＴの数の
平均化を行うものである。
〔実施例１〕 第１図には、この発明に係るアドレスデコーダの一実施
例の回路図が示されている。同図の各回路素子は、公知
のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技術によっ
て、１個の単結晶シリコンのような半導体基板上におい
て形成される。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチヤンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチヤンネルＭＯＳＦＥＴは、上記半導体基
板表面に形成されたＰ型ウエル領域に形成される。上記
各ＭＯＳＦＥＴは、上記のようなポリシリコンからなる
ゲート電極を一種の不純物導入マスクとするいわゆるセ
ルフアライン技術によって製造される。これによって、
半導体基板は、その上に形成された複数のＰチャンネル
ＭＯＳＦＥＴの共通の基体ゲートを構成する。Ｐ型ェウ
ル領域は、その上に形成されたＮチャンネルＭＯＳＦＥ
Ｔの基体ゲートを構成する。ＰチャンネルＭＯＳＦＥＴ
の基板ゲートすなわちＮ型基板は、電源電圧に接続さ
れ、ＮチャンネルＭＯＳＦＥＴの基体ゲートすなわちＰ
型ウェル領域は回路の接地電位に結合される。
同図には、４ビットの相補アドレス信号ａ０，０〜ａ
３，３によって１６個のデコード出力Ｘ０〜Ｘ１５を
形成するアドレスデコーダが例として示されている。
反転の最上位ビットのアドレス信号３は、そのソース
が回路の接地電位点に結合されたＭＯＳＦＥＴＱ２４の
ゲートに供給される。このＭＯＳＦＥＴＱ２４を基点と
して、そのドレインには第１の分岐を構成する２つのＭ
ＯＳＦＥＴＱ２２，Ｑ２３が設けられる。これらの２つ
のＭＯＳＦＥＴＱ２２，Ｑ２３のゲートには、反転アド
レス信号２と非反転アドレス信号ａ２がそれぞれ供給
される。
上記２つのＭＯＳＦＥＴＱ２２，Ｑ２３のドレインに
は、第２の分岐を構成する２つのＭＯＳＦＥＴＱ１８，
Ｑ１９及びＱ２０，Ｑ２１がそれぞれ設けられる。これ
ら２個づつのＭＯＳＦＥＴＱ１８，Ｑ１９及びＱ２０，
Ｑ２１のゲートには、反転アドレス信号信号１と非反
転アドレス信号ａ１がそれぞれ供給される。
上記それぞれ２個づつのＭＯＳＦＥＴＱ１８，Ｑ１９及
び２０，Ｑ２１のドレインには、第３の分岐を構成する
２個づつのＭＯＳＦＥＴＱ１０とＱ１１，Ｑ１２とＱ１
３，Ｑ１４とＱ１５及びＱ１６とＱ１７がそれぞれ設け
られる。これら２個づつのＭＯＳＦＥＴＱ１０とＱ１
１、Ｑ１２とＱ１３、Ｑ１４とＱ１５及びＱ１６とＱ１
７のゲートには、反転アドレス信号信号０と非反転ア
ドレス信号ａ０がそれぞれ供給される。以上の各ＭＯＳ
ＦＥＴＱ１２〜Ｑ２４は全てＮチヤンネルＭＯＳＦＥＴ
により構成される。
上記最終分岐のＭＯＳＦＥＴＱ１０〜Ｑ１７のドレイン
と電源電圧Ｖｃｃとの間には、特に制限されないが、Ｐ
チャンネルＭＯＳＦＥＴＱ１〜Ｑ８により構成された負
荷手段が設けられる。これらのＭＯＳＦＥＴＱ１〜Ｑ８
は、そのゲートに回路の接地電位が定常的に供給される
ことによって、抵抗素子としての動作を行う。以上のＭ
ＯＳＦＥＴＱ１〜Ｑ２４からなる第１群のＭＯＳＦＥＴ
ににより、上記最終分岐のＭＯＳＦＥＴＱ１０〜Ｑ１７
のドレインから、８通りのデコード出力信号Ｘ０〜Ｘ７
が放出される。これらのデコード出力信号Ｘ０〜Ｘ７の
うち、選択されたものが回路の接地電位のようなロウレ
ベルにされ、非選択のものは電源電圧Ｖｃｃのようなハ
イレベルにされる。すなわち、反転アドレス信号０〜
３が全でハイレベルなら、ＭＯＳＦＥＴＱ１０，Ｑ１
８，Ｑ２２及びＱ２４がオン状態にされるので、デコー
ド出力信号Ｘ０のみがロウレベルにされる。残りのデコ
ード出力Ｘ１〜Ｘ７（後述するＸ８〜Ｘ１５）は、非反
転のアドレス信号ａ０〜ａ３のロウレベルによって、そ
れと直列形態にされたいずれかのＭＯＳＦＥＴがオフ状
態にされるので全てハイレベル（Ｖｃｃ）にされる。
なお、図示しないが、上記デコード出力信号Ｘ０〜Ｘ７
は、ＣＭＯＳインバータ回路などにより構成された駆動
回路により反転され、メモリアレイのワード線、又はカ
ラムスイッチＭＯＳＦＥＴのゲートに伝えられる。
残りのデコード出力信号Ｘ８〜Ｘ１５は、上記類似のス
イッチトリー状態からなる第２群のＭＯＳＦＥＴにより
構成される。ただし、基点のＭＯＳＦＥＴには非反転の
アドレス信号ａ３が供給されること、及び残りの上記相
補アドレス信号ａ０，０〜ａ２，２が供給れされる
分岐点のＭＯＳＦＥＴとが異なっている。すなわち、こ
の第２群のスイッチトリーにおける第１分岐のＭＯＳＦ
ＥＴのゲートには、上記第１群における最終分岐点のＭ
ＯＳＦＥＴに供給された相補アドレス信号ａ０，０が
供給される。上記第２群のスイッチトリーにおける第２
分岐のＭＯＳＦＥＴのゲートには上記第１群における第
２分岐点のＭＯＳＦＥＴに供給された相補アドレス信号
ａ０，１が供給される。そして、第２群のスイッチト
リーにおける最終（第３）分岐のＭＯＳＦＥＴのゲート
には、上記第１群における第１分岐点のＭＯＳＦＥＴに
供給された相補アドレス信号ａ２，２が供給される。
言い換えるならば、上記第１と第２群におけるスイッチ
トリーのうち、上記基点を除く残りの各分岐のＭＯＳＦ
ＥＴのゲートには、それぞれの相補アドレス信号がその
中間である第２分岐（相補アドレス信号ａ，１）を中
心として対称的に供給される。
このようにして、上記最下位ビットのアドレス信号ａ
０，▲▼のうちの非反転アドレス信号ａ０は、第１
群のＭＯＳＦＥＴＱ１ないしＱ２４における最終分岐点
をなす８個のＭＯＳＦＥＴのうちの４個のＭＯＳＦＥＴ
Ｑ１１、Ｑ１３、Ｑ０５及びＱ１７と、第２群のＭＯＳ
ＦＥＴにおける第１分岐点をなす２つのＭＯＳＦＥＴの
一つとの計５個のＭＯＳＦＥＴに供給される。反転のア
ドレス信号▲▼も同様に５個のＭＯＳＦＥＴに供給
される。同様にして第２位ビットのアドレス信号ａ１，
１は、それぞれ４個のＭＯＳＦＥＴのゲートに供給さ
れ、第３位上記のアドレス信号ａ２，２は、上記最下
位ビットａ０，０と同じく５個のＭＯＳＦＥＴのゲー
トに供給される。これにより、各アドレス信号が供給さ
れる信号線に結合されるＭＯＳＦＥＴの数の平均化が図
られる結果、その入力ゲート容量や寄生容量値も平均化
されるので、最大とされる容量値を小さくできる。ちな
みに、上記アドレス信号ａ０，０を第２群のスイッチ
トリーにおいても最終分岐のＭＯＳＦＥＴに供給した場
合には、そのＭＯＳＦＥＴの数が８個のように大きくさ
れてしまう。このようなＭＯＳＦＥＴの削減数はスイッ
チトリーの段数が大きくされ従って極めて大きくな差と
なる。例えば、１０２４本のような多数の選択線の選択
信号を形成する場合には、この発明の適用によって最大
数のＭＯＳＦＥＴには３８４個もの差が生じる。
〔実施例２〕 第２図には、この発明に係るアドレスデコーダの他の一
実施例の回路図が示されている。
上記第１図の実施例では、基点のＭＯＳＦＥＴと第１分
岐のＭＯＳＦＥＴとの間を結合させる配線は、トリーが
順次広がっるもので、その配線長が長くされてしまう。
これにより、例えば高密度化等のために配線をＭＯＳＦ
ＥＴのソース，ドレインと一体的に構成された拡散層や
アルミニュウム配線が長くされる結果、その動作の高速
化を妨げる原因になる。そこで、この実施例では、例え
ば、第１群のスイッチトリーにおいて基点のＭＯＳＦＥ
ＴをＭＯＳＦＥＴＱ２４，Ｑ２４’のように、２つ設け
ることによって、上記配線長を短くするものである。こ
のことは、第２群のスイッチトリーにおいても同様であ
る。これにより、基点側における配線長が短くできるか
ら、動作の高速化を図ることができる。
〔実施例３〕 第３図には、この発明に係るアドレスデコーダの他の一
実施例の回路図が示されている。
この実施例では、上記第２図の実施例のように基点のＭ
ＯＳＦＥＴを２個設けることによって、第１及び第２群
の各スイツチトリーを２つに分割できること及びスイッ
チトリーを構成する全体の形状が三角形であることを着
目して、第１群のスイッチトリーにおける半分のスイッ
チトリーに隣接させて、第２群のスイッチトリーにおけ
る半分のアドレストリーを配置させる。このような構成
によって、上記分割により小さくされた三角形が軸対称
的に配置できるため、より高密度にアドレスデコーダを
構成するＭＯＳＦＥＴのレイアウトを行うことができ
る。
〔実施例４〕 第４図には、この発明に係るアドレスデコーダの更に他
の一実施例の回路図が示されている。
この実施例では、アドレスデコーダ回路が全体として２
つに分割される。すなわち、図示のスイッチトリーに供
給される入力信号は、それぞれ２ビットのアドレス信号
のデコードを行うプレデコーダ回路（図示せず）により
形成された４つの入力信号Ａ０〜Ａ３、Ｂ０〜Ｂ３及び
Ｃ０〜Ｃ３から構成される。また、スイッチトリーは、
上記第３図の実施例と類似の構成により基点と第１分岐
のＭＯＳＦＥＴが分割されるとともに、分割された第１
群と第２群のスイッチトリーが交互に配置される。上記
のように４通りのプレデコード信号が入力信号として供
給される結果、分岐点には４個のＭＯＳＦＥＴが設けら
れる。
上記のようにプレデコード信号を用いることによって分
岐段数を減らすことができる。これにより、負荷ＭＯＳ
ＦＥＴに対して直列形態にされた駆動ＭＯＳＦＥＴの数
を減らすことができるから、高速動作化を実現すること
ができる。なお、上記プレデコーダ回路は、その入力ビ
ット数が少ないから、ノア又はナンドゲート回路等によ
り構成するものであってもよい。
〔効 果〕
(1)スイッチトリーデコード所定とするとともに、特定
の相補入力信号が供給される基点のＭＯＳＦＥＴを除く
２つのスイッチトリーを構成する各分岐のＭＯＳＦＥＴ
に対して、対称的に残りの相補アドレス信号を供給して
その入力信号が供給されるＭＯＳＦＥＴの数の平均化を
図ることによって、全体としての素子数の削減と入力ゲ
ート容量値、寄生容量値の低減による高速動作化を実現
できるという効果が得られる。
(2)基点側のＭＯＳＦＥＴを複数個に別けて配置するこ
とによりスイッチトリーを分割できる。これにより基点
側のトリーにおける配線長を短くできるから、高速動作
化を図ることができるという効果が得られる。
(3)基点側のＭＯＳＦＥＴを複数個に別けて配置してス
イッチトリーを分割するとともに、第１群と第２群にお
ける分割されたスイッチトリーを交互に配置することに
より、スイッチトリーを構成するＭＯＳＦＥＴのレイア
ウト面積を小さくできるという効果が得られる。
(4)スイッチトリーに供給される入力信号としてプレデ
コーダ信号を用いることによって、分岐点の分岐点が多
くできる。これによって、多数のデコード出力を得る場
合のスイッチトリーの段数が減らせるから、高速動作化
を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、スイッチト
リーの負荷手段はスイッチトリリーを構成するＭＯＳＦ
ＥＴと同じ導電型のＭＯＳＦＥＴにより構成する、ある
いはポリシリコン抵抗等を利用するもの、又はプリチヤ
ージＭＯＳＦＥＴを用いたダイミツク型回路により構成
するものであってもよい。また、プレデコード回路を設
ける場合、特定の分岐点にのみプレデコード出力を供給
するものであってもよい。また、複数列のデコーダを共
通のデコード信号で駆動するものであってもよい。
〔利用分野〕
この発明は、ダイミック型ＲＡＭ、スタティック型ＲＡ
Ｍあるいは各種ＲＯＭのような半導体記憶装置の他、複
数（ｎ）ビットからなるディジタル信号を受けて、1/2
ｎのデコード信号を形成するデコーダ回路を具備する各
種半導体集積回路装置に広く利用できる。
【図面の簡単な説明】
第１図は、この発明に係るアドレスデコーダ回路の一実
施例を示す回路図、 第２図は、この発明に係るアドレスデコーダ回路の他の
一実施例を示す回路図、 第３図は、この発明に係るアドレスデコーダ回路の他の
一実施例を示す回路図、 第４図は、この発明に係るアドレスデコーダ回路の更に
他の一実施例を示す回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 宏 東京都小平市上水本町1479番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 深澤 武 東京都小平市上水本町1479番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 大久保 京夫 東京都小平市上水本町1479番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 高橋 收 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１段階の分岐点を上位分岐点として第ｎ
    段階の下位の分岐点までの分岐点を持つとともに上記第
    １段階の分岐点が基点の第１ＭＯＳＦＥＴに結合されて
    なりかつ各分岐点がＭＯＳＦＥＴから構成されてなる第
    １スイツチトリーデコード構造と、第１段階の分岐点を
    上位分岐点として第ｎ段階の下位の分岐点までの分岐点
    を持つとともに上記第１段階の分岐点が基点の第２ＭＯ
    ＳＦＥＴに結合されてなりかつ各分岐点がＭＯＳＦＥＴ
    から構成されてなる第２スイツチトリーデコード構造と
    を備えてなる半導体集積回路装置であって、 上記第１ＭＯＳＦＥＴを第１ビツト目の相補入力信号の
    内の非反転入力信号によってスイツチ制御するように成
    し、上記第２ＭＯＳＦＥＴを上記第１ビツト目の相補入
    力信号の内の反転入力信号によってスイツチ制御するよ
    うに成し、上記第１スイツチトリーデコード構造におけ
    る上記第１段階の分岐点から第ｎ段階の分岐点までを順
    次に第２ビツト目から第ｎ＋１ビツト目までの相補入力
    信号によってスイツチ制御するように成し、上記第２ス
    イツチトリーデコード構造における上記第１段階の分岐
    点から第ｎ段階の分岐点までを順次に第ｎ＋１ビツト目
    から第２ビツト目までの相補入力信号によってスイツチ
    制御するように成してなることを特徴とする半導体集積
    回路装置。
  2. 【請求項２】上記第１ＭＯＳＦＥＴは２つに分割された
    第１分割ＭＯＳＦＥＴと第２分割ＭＯＳＦＥＴとから成
    り、上記第１スイツチトリーデコード構造における第１
    段階の分岐点をなす一方のＭＯＳＦＥＴは上記第１分割
    ＭＯＳＦＥＴと直列接続されてなるとともに他方のＭＯ
    ＳＦＥＴは上記第２分割ＭＯＳＦＥＴと直列接続されて
    成り、上記第２ＭＯＳＦＥＴは２つに分割された第３分
    割ＭＯＳＦＥＴと第４分割ＭＯＳＦＥＴとから成り、上
    記第２スイツチトリーデコード構造における第１段階の
    分岐点をなす一方のＭＯＳＦＥＴは上記第３分割ＭＯＳ
    ＦＥＴと直列接続されてなるとともに他方のＭＯＳＦＥ
    Ｔは上記第４分割ＭＯＳＦＥＴと直列接続されて成るこ
    とを特徴とする特許請求の範囲第１項記載の半導体集積
    回路装置。
JP11045285A 1985-05-24 1985-05-24 半導体集積回路装置 Expired - Lifetime JPH069116B2 (ja)

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DE8686106972T DE3684364D1 (de) 1985-05-24 1986-05-22 Integrierte halbleiterschaltung.
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