JPH069036B2 - I / O controller - Google Patents
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- JPH069036B2 JPH069036B2 JP56026531A JP2653181A JPH069036B2 JP H069036 B2 JPH069036 B2 JP H069036B2 JP 56026531 A JP56026531 A JP 56026531A JP 2653181 A JP2653181 A JP 2653181A JP H069036 B2 JPH069036 B2 JP H069036B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Description
【発明の詳細な説明】 本発明は入出力制御装置、特に入出力処理装置と入出力
装置とを光ファイバ・ケーブルにて接続し、データをブ
ロック転送する入出力制御装置に関する。The present invention relates to an input / output control device, and more particularly to an input / output control device that connects an input / output processing device and an input / output device with an optical fiber cable and transfers data in blocks.
電子計算機システムにおいて各種多用な入出力装置を接
続してデータ授受をなすのに、これら入出力装置を制御
する入出力処理装置が用いられている。ところが入出力
装置を入出力処理装置と離れた位置に設置したいという
要望に対しては入出力装置と入出力処理装置を接続する
ケーブルを光伝送路（以後光ファイバ・ケーブルと記
す）を用いて、この光ファイバ・ケーブル両端に電気／
光，光／電気変換回路をもつアダプタを設けて対処され
る。この接続状態を第１図を示してある。記憶装置Ｍｕ
と入出力処理装置ＣＨＰ１乃至ＣＨＰ４がそれぞれ接続
され、各入出力処理装置ＣＨＰ１乃至ＣＨＰ３はアダプ
タＡ１乃至Ａ３を経て光ファイバ・ケーブル１−１乃至
１−３を介してアダプタＢ１乃至Ｂ３に至り、それぞれ
がカード読取装置ＣＲ，印刷装置ＬＰ，表示装置ＣＲＴ
と、磁気テープＭＴ，印刷装置ＬＰ，フロッピ磁気装置
ＦＰＤと、ミニコンＣＡとにそれぞれ接続され、更に入
出力処理装置ＣＨＰ４はファイルＤＡＳＤに接続されて
いる。2. Description of the Related Art In an electronic computer system, an input / output processing device that controls these various input / output devices is used to connect various input / output devices and exchange data. However, in order to install the input / output device at a position apart from the input / output processing device, an optical transmission line (hereinafter referred to as an optical fiber cable) is used as a cable connecting the input / output device and the input / output processing device. , Electrical on both ends of this fiber optic cable
It is dealt with by providing an adapter having an optical / optical / electrical conversion circuit. This connection state is shown in FIG. Storage device Mu
And output processing unit CHP 1 to CHP 4 are respectively connected, each output processing unit CHP 1 to CHP 3 adapter B through the optical fiber cable 1-1 to 1-3 via the adapter A 1 to A 3 1 to B 3 , each of which is a card reading device CR, a printing device LP, and a display device CRT
, The magnetic tape MT, the printing device LP, the floppy magnetic device FPD, and the minicomputer CA, and the input / output processing device CHP 4 is connected to the file DASD.
以上の構成でデータ転送を速くしたいという要望に対処
するにはアダプタＡ１乃至Ａ３およびＢ１乃至Ｂ３にデ
ータを一時格納するバッファ・メモリを設ければ記憶装
置ＭｕとアダプタＡ１乃至Ａ３間のデータ転送は高速に
なし得る。In order to meet the demand for speeding up data transfer with the above configuration, if a buffer memory for temporarily storing data is provided in the adapters A 1 to A 3 and B 1 to B 3 , the storage device Mu and the adapters A 1 to A are provided. Data transfer between 3 can be performed at high speed.
ここで、バッファ・メモリがない場合には、低速入出力
装置と記憶装置Ｍｕとの間のデータ転送は各入出力処理
装置ＣＨＰ１乃至ＣＨＰ３を介して必要なデータを短時
間のメモリアクセスの繰り返しで転送しているので、そ
の隙間にＣＨＰ４を介する高速入出力装置ＤＡＳＤと記
憶装置Ｍｕとのメモリアクセスの機会が充分存在してい
た、つまりＤＡＳＤのような回転記憶媒体では書き込み
時あるいは読みだし時に所定のタイミングで記憶装置Ｍ
ｕとアクセスできないと１サイクルまって再度アクセス
をトライすることとなるので、高速入出力装置の能率を
高めるには記憶装置Ｍｕとのメモリアクセスの機会が充
分存在している必要がある。Here, when there is no buffer memory, data transfer between the low-speed input / output device and the storage device Mu can be performed by using each of the input / output processing devices CHP 1 to CHP 3 for a short-time memory access. Since the transfer is repeated, there was a sufficient chance of memory access between the high-speed input / output device DASD and the storage device Mu via the CHP 4 in the gap, that is, in a rotating storage medium such as DASD, when writing or reading. Storage device M at a predetermined timing at the start
If u cannot be accessed, the access is tried again after one cycle. Therefore, in order to improve the efficiency of the high-speed input / output device, it is necessary to have a sufficient memory access opportunity with the storage device Mu.
ところが、バッファ・メモリを設けることにより、各入
出力処理装置ＣＨＰ１乃至ＣＨＰ３を介する低速入出力
装置と記憶装置Ｍｕとの間のデータ転送が、アダプタＡ
１乃至Ａ３のバッファ・メモリと記憶装置Ｍｕとのデー
タ転送に置き換えられるので、従来の短時間のメモリア
クセスの繰り返しではなく、総データ量は同じでも１〜
数回の長時間のメモリアクセスとなる。However, by providing the buffer memory, data transfer between the low-speed input / output device and the storage device Mu via the input / output processing devices CHP 1 to CHP 3 can be performed by the adapter A.
Since the data transfer is replaced by the data transfer between the buffer memory of 1 to A 3 and the storage device Mu, the conventional method is not repeated for short time memory access, but the total data amount is 1
It takes several long memory accesses.
従って、高速入出力装置のメモリアクセスのタイミング
が低速入出力装置のメモリアクセス期間中と丁度重なる
機会が増大し、高速入出力装置の書き込み／読みだし能
率が低下するという問題がある。Therefore, there is a problem that the timing of memory access of the high-speed input / output device exactly coincides with that of the memory access period of the low-speed input / output device, and the write / read efficiency of the high-speed input / output device decreases.
本発明は以上の欠点に鑑みなされたもので、入出力装置
の転送速度に煩わされることなくブロック転送される高
能率な入出力制御装置を提供することを目的とするもの
である。The present invention has been made in view of the above drawbacks, and an object of the present invention is to provide a highly efficient input / output control device that performs block transfer without being bothered by the transfer speed of the input / output device.
かかる目的は本発明によれば、記憶装置に接続されると
共に当該記憶装置との間を高速な転送速度をもってデー
タが送受信される複数の入出力処理装置と、 該入出力処理装置を介して該記憶装置に直接データ転送
する高速入出力装置と、 該入出力処理装置と該高速入出力装置よりも処理速度の
遅い低速入出力装置を含む複数の入出力装置とを両端に
アダプタを有する伝送路を介して接続し、該伝送路上で
送受信されるデータをブロック転送する入出力制御装置
において、 該アダプタ装置にバッファ・メモリと、該入出力処理装
置から送られてくるデータからブロック転送を要する入
出力装置の機番を識別する機番認識回路と、識別された
機番の転送速度を制御する転送速度制御回路とを設け、 前記機番認識回路により前記アダプタに接続され送受信
されるデータのブロック転送先となる低速入出力装置を
識別し、 前記入出力処理装置と前記識別された低速入出力装置間
でブロック転送される該データの転送速度を前記アダプ
タの該転送速度制御回路を使って当該識別された低速入
出力装置の制御速度に応じた低速の転送速度にするよう
にしたことを特徴とする入出力制御装置、によって達成
される。According to the present invention, according to the present invention, a plurality of input / output processing devices connected to a storage device and transmitting / receiving data to / from the storage device at a high transfer rate, A high-speed input / output device for directly transferring data to a storage device, and a transmission path having adapters at both ends of the input / output processing device and a plurality of input / output devices including a low-speed input / output device having a slower processing speed than the high-speed input / output device. In an input / output control device that is connected via a buffer to block-transfer data transmitted / received on the transmission line, a buffer memory is provided to the adapter device and an input / output control device that requires block transfer from the data sent from the input / output processing device. A device number recognition circuit for identifying the device number of the output device and a transfer speed control circuit for controlling the transfer speed of the identified device number are provided, and the device number recognition circuit connects to the adapter. The low-speed input / output device that is the block transfer destination of the data to be transmitted / received is identified, and the transfer speed of the data block-transferred between the input / output processing device and the identified low-speed input / output device is determined by the transfer of the adapter. It is achieved by an input / output control device characterized in that a speed control circuit is used to set a low transfer rate according to the control speed of the identified low speed input / output device.
以下、本発明の実施例について図面に基づき説明する。Embodiments of the present invention will be described below with reference to the drawings.
尚、第２図は入出力処理装置から入出力装置までの間の
システムの配置を示すブロック図であり、第１図と同一
箇所は同一符号を用いる。２−１および２−２はバッフ
ァ・メモリ、３は高速入出力装置、４は中速入出力装
置、５は低速入出力装置である。入出力処理装置ＣＨＰ
はアダプタＡと入出力インターフェースにて接続され、
入出力処理装置ＣＨＰのデータはバッファ・メモリ２−
１との間にて確認応答方式にて高速にブロック転送され
ている。このデータを電気／光変換して光ファイバ・ケ
ーブル１を介しアダプタＢに同期式転送方式にて送出さ
れる。アダプタＢは光／電気変換してそのデータをバッ
ファ・メモリ２−２に格納し、そのデータを高速・中速
・低速入出力装置３，４，５とそれぞれの確認応答方式
により転送するものである。図は高速・中速・低速入出
力装置３，４，５が各１台としてあるが各速度の入出力
装置は複数台であってもよい。2. FIG. 2 is a block diagram showing the arrangement of the system from the input / output processing device to the input / output device, and the same parts as those in FIG. 2-1 and 2-2 are buffer memories, 3 is a high speed input / output device, 4 is a medium speed input / output device, and 5 is a low speed input / output device. Input / output processor CHP
Is connected to the adapter A via an input / output interface,
The data of the input / output processing device CHP is stored in the buffer memory 2-
Blocks are transferred at high speed to and from No. 1 by the acknowledgment method. This data is converted into electrical / optical data and sent to the adapter B via the optical fiber cable 1 by the synchronous transfer method. The adapter B performs optical / electrical conversion, stores the data in the buffer memory 2-2, and transfers the data to the high-speed / medium-speed / low-speed input / output devices 3, 4, and 5 by the respective acknowledgment response methods. is there. The figure shows one high-speed / medium-speed / low-speed input / output device 3, 4, and 5, but there may be a plurality of input / output devices for each speed.
この構成は前記したように本来、高速で処理されねばな
らないファイルＤＡＳＤの応答に支障を来すのである。As described above, this structure hinders the response of the file DASD, which originally has to be processed at high speed.
これに対処したものが本発明であり、第３図は本発明に
よる入出力制御装置の一実施例を示すアダプタのブロッ
ク図であり、第２図と同一箇所は同一符号を用いる。１
０は入出力装置機番認識回路、１１はデコーダ回路、１
２はバッファ・メモリ、１３はバッファ・メモリ制御回
路、１４は転送速度制御回路である。The present invention has dealt with this, and FIG. 3 is a block diagram of an adapter showing an embodiment of the input / output control device according to the present invention. The same parts as those in FIG. 1
0 is an input / output device machine number recognition circuit, 11 is a decoder circuit, 1
2 is a buffer memory, 13 is a buffer memory control circuit, and 14 is a transfer speed control circuit.
入出力装置機番認識回路１０は入出力処理装置ＣＨＰよ
り送られてくるデータ中から相手入出力装置の機番を選
別し機番番号を出力する。機番番号を受けたデコーダ回
路１１は機番を解読し、その機番入出力装置が高，中，
低速の何れなのかを決定して決定転送速度信号を転送速
度制御回路１４に入力するのである。転送速度制御回路
１４はこの信号によりデータ転送シーケンスにおいて、
選択された速度で入出力処理装置ＣＨＰとデータの送受
を行う。The input / output device machine number recognition circuit 10 selects the machine number of the partner input / output apparatus from the data sent from the input / output processing apparatus CHP and outputs the machine number number. The decoder circuit 11 receiving the machine number decodes the machine number and the machine number input / output device is high, medium,
It is determined which one is low speed and the determined transfer speed signal is input to the transfer speed control circuit 14. The transfer rate control circuit 14 uses this signal in the data transfer sequence to
Data is transmitted / received to / from the input / output processing device CHP at the selected speed.
バッファ・メモリ制御回路１３は入出力処理装置ＣＨＰ
からのデータを決定転送速度でバッファ・メモリ１２に
データを格納し、ブロック転送信号により、バッファ・
メモリ１２から上記選択された入出力装置に出力される
ものである。The buffer / memory control circuit 13 is an input / output processing device CHP.
Data is stored in the buffer memory 12 at the transfer rate, and the buffer transfer signal is stored by the block transfer signal.
The data is output from the memory 12 to the selected input / output device.
尚、第３図のアダプタＡは入出力処理装置ＣＨＰ毎に対
応して設けられるものである。The adapter A in FIG. 3 is provided corresponding to each input / output processing device CHP.
すなわち、本実施例では、記憶装置Ｍｕと入出力処理装
置ＣＨＰとの間は基本的に従来と同様に高速転送される
ものであるが、入出力処理装置ＣＨＰと入出力装置とは
入出力装置の転送速度に応じてデータ転送がなされるよ
うにしている。That is, in this embodiment, the high-speed transfer is basically performed between the storage device Mu and the input / output processing device CHP as in the conventional case, but the input / output processing device CHP and the input / output device are the input / output devices. The data transfer is performed according to the transfer speed.
入出力処理装置ＣＨＰのデータ転送速度と入出力装置の
データ転送速度を比較すると、入出力装置の方が遅いた
め、入出力処理装置ＣＨＰと入出力装置とのデータ転送
速度を入出力装置の転送速度に応ずるように遅くするこ
とによって、記憶装置Ｍｕに対して入出力処理装置ＣＨ
Ｐがアクセスする回数が低下することになり、ファイル
ＤＡＳＤの入出力処理装置と記憶装置Ｍｕに対するアク
セスが丁度重なる確率が減少する。Comparing the data transfer rate of the input / output processing device CHP and the data transfer rate of the input / output device, the data transfer speed of the input / output processing device CHP and the input / output device is the same because the input / output device is slower. By slowing down so as to correspond to the speed, the input / output processing device CH is added to the storage device Mu.
The number of accesses by P is reduced, and the probability that the input / output processing device of the file DASD and the storage device Mu are exactly overlapped is reduced.
従って、ファイルＤＡＳＤが応答に支障を持たされると
いうことが少なくなる。Therefore, the file DASD is less likely to interfere with the response.
以上の説明のデコーダ回路１１は、例えば機番００乃至
２０の入出力装置は低速，機番２１乃至４０は中速，機
番４１乃至６０は高速用と予めデコーダ回路１１を作成
しておいてもよく、また逆に入出力装置を配置した後に
デコーダ回路１１を転送速度に適合するように作成して
もよいのはいうまでもない。In the decoder circuit 11 described above, for example, the decoder circuits 11 are prepared in advance such that the input / output devices of the machine numbers 00 to 20 are low speed, the machine numbers 21 to 40 are medium speed, and the machine numbers 41 to 60 are high speed. It goes without saying that the decoder circuit 11 may be formed so as to match the transfer speed after the input / output device is arranged.
以上の結果、入出力処理装置とアダプタとのデータ転送
速度は個々の入出力装置に適合したものとなる。As a result, the data transfer rate between the input / output processing device and the adapter is adapted to each input / output device.
以上の説明はデータを入出力処理装置ＣＨＰ側より送出
する場についてのみ述べたが、入出力装置側よりのデー
タは第３図下側に記した矢印に従って受信され同じよう
に動作する。Although the above description has described only the case where the data is sent from the input / output processing device CHP side, the data from the input / output device side is received according to the arrow shown in the lower side of FIG. 3 and operates in the same manner.
以上説明により明らかなように本発明による入出力制御
装置によれば入出力装置個々の転送速度に煩わされずに
ブロック転送を可能とし能率のよい入出力制御ができ、
本発明を電子計算機システムに適合すれば運用上極めて
利点の多いものとなる。As is clear from the above description, according to the input / output control device of the present invention, it is possible to perform block transfer without being bothered by the transfer speed of each input / output device, and perform efficient input / output control.
If the present invention is applied to an electronic computer system, it will be extremely advantageous in operation.
第１図は入出力処理装置と入出力装置との配置関係を示
すブロック図、第２図は本発明が適用される装置構成を
示すブロック図、第３図は本発明による一実施例のアダ
プタのブロック図である。 図において、ＡおよびＡ１乃至Ａ３とＢおよびＢ１乃至
Ｂ３はアダプタ，ＣＨＰおよびＣＨＰ１乃至ＣＨＰ４は
入出力処理装置，１および１−１乃至１−３は光ファイ
バ・ケーブル，３乃至５は入出力装置，１０は入出力装
置機番認識回路を示す。FIG. 1 is a block diagram showing an arrangement relationship between an input / output processing device and an input / output device, FIG. 2 is a block diagram showing a device configuration to which the present invention is applied, and FIG. 3 is an adapter of an embodiment according to the present invention. It is a block diagram of. In the figure, A and A 1 to A 3 and B and B 1 to B 3 are adapters, CHP and CHP 1 to CHP 4 are input / output processing devices, 1 and 1-1 to 1-3 are optical fiber cables, and 3 Reference numerals 5 to 5 denote input / output devices, and 10 denotes an input / output device machine number recognition circuit.
Claims (1)
との間を高速な転送速度をもってデータが送受信される
複数の入出力処理装置と、 該入出力処理装置を介して該記憶装置に直接データ転送
する高速入出力装置と、 該入出力処理装置と該高速入出力装置よりも処理速度の
遅い低速入出力装置を含む複数の入出力装置とを両端に
アダプタを有する伝送路を介して接続し、該伝送路上で
送受信されるデータをブロック転送する入出力制御装置
において、 該アダプタ装置にバッファ・メモリと、該入出力処理装
置から送られてくるデータからブロック転送を要する入
出力装置の機番を識別する機番認識回路と、識別された
機番の転送速度を制御する転送速度制御回路とを設け、 前記機番認識回路により前記アダプタに接続され送受信
されるデータのブロック転送先となる低速入出力装置を
識別し、 前記入出力処理装置と前記識別された低速入出力装置間
でブロック転送される該データの転送速度を前記アダプ
タの該転送速度制御回路を使って当該識別された低速入
出力装置の制御速度に応じた低速の転送速度にするよう
にしたことを特徴とする入出力制御装置。1. A plurality of input / output processing devices which are connected to a storage device and which transmit and receive data to and from the storage device at a high transfer rate, and directly to the storage device via the input / output processing device. A high-speed input / output device for transferring data, and a plurality of input / output devices including the input / output processing device and a low-speed input / output device having a processing speed slower than that of the high-speed input / output device are connected via a transmission line having adapters at both ends. In the input / output control device for block-transferring the data transmitted / received on the transmission line, the adapter device has a buffer memory and a device of the input / output device requiring block transfer from the data sent from the input / output processing device. A machine number recognition circuit for identifying the machine number and a transfer speed control circuit for controlling the transfer speed of the identified machine number are provided, and the machine number recognition circuit connects to the adapter to transmit / receive data. A low-speed input / output device that is a block transfer destination of the data, and the transfer speed control circuit of the adapter determines the transfer speed of the data transferred in blocks between the input / output processing device and the identified low-speed input / output device. The input / output control device is characterized in that the transfer speed is set to a low speed according to the control speed of the identified low speed input / output device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026531A JPH069036B2 (en) | 1981-02-25 | 1981-02-25 | I / O controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026531A JPH069036B2 (en) | 1981-02-25 | 1981-02-25 | I / O controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141741A JPS57141741A (en) | 1982-09-02 |
| JPH069036B2 true JPH069036B2 (en) | 1994-02-02 |
Family
ID=12196061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56026531A Expired - Lifetime JPH069036B2 (en) | 1981-02-25 | 1981-02-25 | I / O controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069036B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197918A (en) * | 1983-04-23 | 1984-11-09 | Japan Radio Co Ltd | Serial buffer device |
| JPS6362066A (en) * | 1986-09-03 | 1988-03-18 | Nec Corp | Microcomputer |
| JPH01136204A (en) * | 1987-11-24 | 1989-05-29 | Mitsubishi Electric Corp | Programmable controller |
| JP2724323B2 (en) * | 1991-11-29 | 1998-03-09 | 株式会社ハル研究所 | Signal switching device and signal switching method |
-
1981
- 1981-02-25 JP JP56026531A patent/JPH069036B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57141741A (en) | 1982-09-02 |
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