JPH0833801B2 - Data block controller - Google Patents

Description

【発明の詳細な説明】 ［概要］ バッファ容量以下のデータブロックおよびバッファ容
量以上の長大ブロックの転送制御を行なうデータブロッ
ク制御装置に関し、 長大ブロックと通常のデータブロックを同時に処理す
ることができ、処理効率を向上させることができるデー
タブロック制御装置を提供することを目的とし、 ホストコンピュータとのデータの送受を制御するホス
トインターフェース制御回路と、該ホストインターフェ
ース制御回路によりデータの書き込み読み出しが行なわ
れるバッファと、該バッファとドライブとの間のデータ
を送受を行なうためのフォーマッティングを行なうフォ
ーマッターとをそれぞれ有し、インターナルバスにより
互いに接続したデータブロック制御装置において、 前記各ホストインターフェース制御回路および前記各
フォーマッターに前記インターナルバスを介して接続さ
れる小容量のバッファを有するアダプタをそれぞれ設け
るように構成した。The present invention relates to a data block control device that controls transfer of a data block having a buffer capacity or less and a large block having a buffer capacity or more, and is capable of simultaneously processing a large block and a normal data block. For the purpose of providing a data block control device capable of improving efficiency, a host interface control circuit for controlling data transmission / reception with a host computer, and a buffer for writing / reading data by the host interface control circuit , A data block control device having a formatter for performing formatting for transmitting and receiving data between the buffer and the drive, which are connected to each other by an internal bus. Road and said adapter having a small-capacity buffer which is connected via the internal bus to each formatter configured so as to provide respectively.

［産業上の利用分野］ 本発明は、バッファ容量以下のデータブロックおよび
バッファ容量以上の長大ブロックの転送制御を行なうデ
ータブロック制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data block control device that controls transfer of a data block having a buffer capacity or less and a large block having a buffer capacity or more.

データバッファを有するファイル制御装置、例えば磁
気テープ制御装置においては、バッファ容量より大きい
データ長のブロックをリードまたはライトしようとする
と、バッファへの書き込みとバッファからの読み出しを
並行して行なわねばならない。一方、バッファが複数の
磁気テープ制御装置と共通バスで結合され、共有化され
ていると、前記長大ブロックの処理中は他の磁気テープ
制御装置は共通バスおよびバッファを使用することがで
きない。In a file controller having a data buffer, for example, a magnetic tape controller, when reading or writing a block having a data length larger than the buffer capacity, writing to the buffer and reading from the buffer must be performed in parallel. On the other hand, if the buffer is coupled to a plurality of magnetic tape controllers by a common bus and is shared, another magnetic tape controller cannot use the common bus and the buffer during the processing of the large block.

したがって、一方の磁気テープ制御装置で長大ブロッ
クを使用中でも他方の磁気テープ制御装置でバッファお
よび共通バスを使用することができるようにすることが
望まれていた。Therefore, it has been desired to enable a buffer and a common bus to be used by the other magnetic tape control device even when one magnetic tape control device uses a large block.

［従来の技術］ 従来のデータブロック制御装置としては、例えば第11
図に示すようなものがある。[Prior Art] As a conventional data block control device, for example,
There is something like the one shown in the figure.

第11図において、1,2は磁気テープ制御装置であり、
これらの磁気テープ制御装置1,2は、ホストコンピュー
タ３からデータの送受を制御するインターフェース制御
回路4,5と、データの書き込み読み出しが行なわれるバ
ッファ6,7と、バッファ6,7とドライブ8,9との間のデー
タの送受を行なうためのフォーマッティングを行なうフ
ォーマッター10,11とを有している。In FIG. 11, 1 and 2 are magnetic tape control devices,
These magnetic tape control devices 1 and 2 include interface control circuits 4 and 5 for controlling data transmission and reception from the host computer 3, buffers 6 and 7 for writing and reading data, buffers 6 and 7, and drives 8 and 7. It has formatters 10 and 11 that perform formatting for transmitting and receiving data to and from.

磁気テープ制御装置1,2は共通バス12を介してクロス
コールされるように構成されており、インターフェース
制御回路４とフォーマッター10、インターフェース制御
回路４とフォーマッター11、インターフェース制御回路
５とフォーマッター11、インターフェース制御回路５と
フォーマッター10の組み合わせで動作が可能である。し
たがって、各インターフェース制御回路4,5は空いてい
るフォーマッター10,11を使用してリードライト処理を
実行することができる。この従来例におけるデータの流
れを第12図に示す。The magnetic tape control devices 1 and 2 are configured to be cross-called via a common bus 12, and include an interface control circuit 4 and a formatter 10, an interface control circuit 4 and a formatter 11, an interface control circuit 5 and a formatter 11, and an interface. Operation is possible with a combination of the control circuit 5 and the formatter 10. Therefore, the interface control circuits 4 and 5 can execute the read / write processing by using the vacant formatters 10 and 11. The data flow in this conventional example is shown in FIG.

［発明が解決しようとする課題］ しかしながら、このような従来のデータブロック制御
装置にあっては、長大ブロックの処理中は、他の磁気テ
ープ制御装置ではバスおよびバッファを使用することが
できず、２台の磁気テープ制御装置があっても同時に１
台しか動作できないので、データの処理効率が良好でな
いという問題点があった。[Problems to be Solved by the Invention] However, in such a conventional data block control device, the bus and buffer cannot be used in another magnetic tape control device during processing of a large block, Even if there are two magnetic tape control devices
There is a problem in that the data processing efficiency is not good because only one unit can operate.

本発明は、このような従来の問題点に鑑みてなされた
ものであって、長大ブロックと通常のデータブロックを
同時に処理することができ、処理効率を向上させること
ができるデータブロック制御装置を提供することを目的
としている。The present invention has been made in view of such conventional problems, and provides a data block control device capable of simultaneously processing a large block and a normal data block and improving processing efficiency. The purpose is to do.

［課題を解決するための手段］ 第１図は本発明の原理説明図である。[Means for Solving the Problems] FIG. 1 is a diagram illustrating the principle of the present invention.

第１図において、23,24はホストコンピュータとのデ
ータの送受を制御するホストインターフェース制御回
路、25,26は該ホストインターフェース制御回路23,24に
よりデータの書き込み読み出しが行なわれるバッファ、
27,28は該バッファ25,26とドライブとの間のデータの送
受を行なうためのフォーマッティングを行なうフォーマ
ッター、36はインターナルバス、32〜35は前記各ホスト
インターフェース制御回路23,24および前記各フォーマ
ッター27,28に前記インターナルバス36を介して接続さ
れる小容量のバッファを有するアダプタである。In FIG. 1, reference numerals 23 and 24 denote host interface control circuits for controlling transmission and reception of data to and from a host computer, 25 and 26 buffers for writing and reading data by the host interface control circuits 23 and 24, respectively.
27 and 28 are formatters that perform formatting for transmitting and receiving data between the buffers 25 and 26 and the drive; 36 is an internal bus; 32 to 35 are the host interface control circuits 23 and 24 and the formatters. 27 is an adapter having a small-capacity buffer that is connected to 27 and 28 via the internal bus 36.

［作用］ 各ホストインターフェース制御回路および各フォーマ
ッター内には小容量のバッファを有するアダプタがそれ
ぞれ設けられ、アダプタは互いにインターナルバスによ
り接続される。[Operation] An adapter having a small capacity buffer is provided in each host interface control circuit and each formatter, and the adapters are connected to each other by an internal bus.

したがって、アダプタを用いた長大ブロックの処理中
でもインターナルバスが専有されることがない。すなわ
ち、大容量のバッファ経由のデータ処理もアダプタ経由
の長大ブロックの処理も同時に行なうことができる。Therefore, the internal bus is not exclusively used even during processing of a large block using the adapter. That is, it is possible to simultaneously perform data processing via a large capacity buffer and processing of a large block via an adapter.

その結果、データ処理の効率を向上させることができ
る。As a result, the efficiency of data processing can be improved.

［実施例］ 以下、本発明の実施例を図面に基づいて説明する。[Embodiment] An embodiment of the present invention will be described below with reference to the drawings.

第２図〜第10図は本発明の一実施例を示す図である。 2 to 10 are views showing an embodiment of the present invention.

まず、構成を説明すると、第２図において、21,22は
磁気テープ制御装置であり、これらの磁気テープ制御装
置21,22は、ホストインターフェース制御回路23,24と、
バッファ25,26と、フォーマッター27,28をそれぞれ有し
ている。First, the configuration will be described. In FIG. 2, reference numerals 21 and 22 denote magnetic tape control devices, and these magnetic tape control devices 21 and 22 include host interface control circuits 23 and 24, respectively.
It has buffers 25 and 26 and formatters 27 and 28, respectively.

ホストインターフェース制御回路23,24は、ライト時
にはホストコンピュータ29から受け取ったデータをバッ
ファ25,26に書き込み、リード時にはバッファ25,26内の
データをホストコンピュータ29に転送する。フォーマッ
ター27,28はライト時にはバッファ25,26内のデータを読
み出し、データブロック形式にフォーマッティングして
ドライブ30,31に書き込み、リード時にはドライブ30,31
から読み取った信号を復調し、データ部分を取り出して
バッファ25,26に書き込む。バッファ25,26はホストイン
ターフェース制御回路23,24によってデータが読み書き
されるとともに、フォーマッター27,28によってもデー
タが読み書きされる。The host interface control circuits 23, 24 write the data received from the host computer 29 in the buffers 25, 26 at the time of writing, and transfer the data in the buffers 25, 26 to the host computer 29 at the time of reading. The formatters 27 and 28 read the data in the buffers 25 and 26 at the time of writing, format the data in the data block format, and write it to the drives 30 and 31, and at the time of reading, drive 30 and 31
The signal read from is demodulated, the data portion is extracted and written in the buffers 25 and 26. Data is read from and written to the buffers 25 and 26 by the host interface control circuits 23 and 24, and data is also read and written by the formatters 27 and 28.

ホストインターフェース制御回路23,24およびフォー
マッター27,28内にはインターナルバスアダプタ32〜35
がそれぞれ設けられている。Internal bus adapters 32 to 35 in the host interface control circuits 23 and 24 and formatters 27 and 28
Are provided respectively.

36はインターナルバスであり、ホストインターフェー
ス制御回路23,24およびフォーマッター27,28はインター
ナルバスアダプタ32〜35を介してインターナルバス36に
接続され、インターナルバス36はバッファ25,26にそれ
ぞれ接続されている。36 is an internal bus, the host interface control circuits 23, 24 and the formatters 27, 28 are connected to the internal bus 36 via the internal bus adapters 32 to 35, and the internal bus 36 is connected to the buffers 25, 26, respectively. It is connected.

インターナルバスアダプタ32〜35は、第３図に示すよ
うに各256バイトの小容量でのバッファ37,38を有してい
る。データはホストインターフェース制御回路23,24ま
たはフォーマッター27,28からライト制御回路39の制御
によりバッファ36,37内に書き込まれ、また、ホストイ
ンターフェース制御回路23,24またはフォーマッター27,
28にリード制御回路40の制御により読み出される。な
お、41はデータを一時的に格納するレジスタ、42は制御
ワードを発生させる発生回路である。Each of the internal bus adapters 32 to 35 has buffers 37 and 38 each having a small capacity of 256 bytes as shown in FIG. The data is written in the buffers 36, 37 from the host interface control circuits 23, 24 or the formatters 27, 28 under the control of the write control circuit 39, and the host interface control circuits 23, 24 or the formatter 27,
28 is read by the control of the read control circuit 40. Reference numeral 41 is a register for temporarily storing data, and 42 is a generation circuit for generating a control word.

バッファ容量以下のデータブロックについては、第４
図に示すように、インターナルバスアダプタ32〜35とバ
ッファ25,26の間でデータの転送を行なう。これをバッ
ファアクセスモード（以下BAM）という。このBAMモード
では１回のパケット通信で転送するワード数とバッファ
25,26のスタートアドレスを指示する。１回のパケット
通信では最初の１ワードの制御ワード（CTW）と64ワー
ドのデータワード（DTW）が転送される。BAMモードでの
制御ワード（CWT）の構成を第６図に示す。For data blocks that are less than the buffer capacity,
As shown in the figure, data is transferred between the internal bus adapters 32 to 35 and the buffers 25 and 26. This is called buffer access mode (hereinafter BAM). In this BAM mode, the number of words transferred in one packet communication and the buffer
Specify the start address of 25,26. In one packet communication, the first 1-word control word (CTW) and 64-word data word (DTW) are transferred. The structure of the control word (CWT) in BAM mode is shown in FIG.

バッファ容量より大きい長大ブロックについては、第
５図に示すように、ホストインターフェース制御回路2
3,24のインターナルバスアダプタ32,33とフォーマッタ
ー27,28のインターナルバスアダプタ34,35との間でデー
タの転送を行なう。これをダイレクトアクセスモード
（以下、DAM）という。このDAMモードでは１回のパケッ
ト通信で転送するワード数と交信相手の指定を行なう。
DAMモードでの制御ワード（CWT）の構成を第７図に示
す。For large and large blocks larger than the buffer capacity, as shown in FIG. 5, the host interface control circuit 2
Data is transferred between the internal bus adapters 32, 33 of 3, 24 and the internal bus adapters 34, 35 of the formatters 27, 28. This is called direct access mode (hereinafter, DAM). In this DAM mode, the number of words transferred in one packet communication and the communication partner are specified.
The structure of the control word (CWT) in DAM mode is shown in FIG.

これらのBAM,DAMの両モードともインターナルバスア
ダプタ32〜35のバッファ37,38を用いて、相手のバッフ
ァ37,38またはバッファ25,26と256バイトずつパケット
通信を行ない、通信開始をインターナルバスアダプタ32
〜35からの開始要求線の優先制御を行なうことにより長
大ブロックを処理中でもインターナルバス36が専有され
ることがないようにしている。In both of these BAM and DAM modes, the buffers 37 and 38 of the internal bus adapters 32 to 35 are used to perform packet communication with the buffers 37 and 38 of the partner or the buffers 25 and 26 by 256 bytes each, and the communication start Bus adapter 32
By performing priority control of the start request lines from ~ 35, the internal bus 36 is prevented from being occupied even while processing a large block.

次に、動作を説明する。 Next, the operation will be described.

第８図はDAMモードの例を示す。この例はホストイン
ターフェース制御回路23からフォーマッター27への長大
ブロックの転送を示すもので、ホストコンピュータ29か
らホストインターフェース制御回路23が受信したデータ
をフォーマッター27に転送し、フォーマッター27で書き
込みフォーマットに変換してドライブ30,31に書き込む
ものである。FIG. 8 shows an example of the DAM mode. This example shows the transfer of a large block from the host interface control circuit 23 to the formatter 27.The data received by the host interface control circuit 23 from the host computer 29 is transferred to the formatter 27 and converted into the write format by the formatter 27. To write to drives 30 and 31.

ホストコンピュータ29から受信したデータは、まず、
ホストインターフェース制御回路23のインターナルバス
アダプタ32のバッファ43に格納され、256バイトのデー
タが蓄積されると、フォーマッター27のインターナルバ
スアダプタ34のバッファ44への転送が開始される。この
間ホストコンピュータ29からホストインターフェース制
御回路23へのデータはバッファ45に対して転送が継続し
ている。ホストコンピュータ29とホストインターフェー
ス制御回路23との間のデータ転送速度は、インターナル
バスアダプタ32〜35間のデータ転送速度より遅くなるよ
うに設定されている。したがって、バッファ45へのデー
タ転送中にバッファ43とバッファ44との間のデータ転送
は完了している。The data received from the host computer 29 is
When data of 256 bytes is stored in the buffer 43 of the internal bus adapter 32 of the host interface control circuit 23, the transfer to the buffer 44 of the internal bus adapter 34 of the formatter 27 is started. During this time, the data from the host computer 29 to the host interface control circuit 23 is continuously transferred to the buffer 45. The data transfer rate between the host computer 29 and the host interface control circuit 23 is set to be slower than the data transfer rate between the internal bus adapters 32 to 35. Therefore, during the data transfer to the buffer 45, the data transfer between the buffer 43 and the buffer 44 is completed.

次に、バッファ45に256バイトのデータが蓄積される
と、今度はホストインターフェース制御回路23のバッフ
ァ45からフォーマッター27のバッファ46へのデータ転送
が開始される。フォーマッター27はバッファ44への256
バイトのデータを受信すると、ドライブ30,31に対する
データの書き込みを開始する。次にフォーマッター27は
バッファ46のデータをドライブ30,31に転送する。Next, when 256 bytes of data are accumulated in the buffer 45, data transfer from the buffer 45 of the host interface control circuit 23 to the buffer 46 of the formatter 27 is started this time. Formatter 27 has 256 to buffer 44
When the byte data is received, the data writing to the drives 30 and 31 is started. Next, the formatter 27 transfers the data in the buffer 46 to the drives 30 and 31.

こうして、長大ブロックの転送が行なわれる。なお、
第８図中47,48は制御ワード発生回路、49,50はリードラ
イト制御回路、51,52はDAM認識回路である。In this way, transfer of a large block is performed. In addition,
In FIG. 8, 47 and 48 are control word generation circuits, 49 and 50 are read / write control circuits, and 51 and 52 are DAM recognition circuits.

次に、第９図にBAM,DAMそれぞれのモードによる１回
のパケット通信のプロトコルを示す。BAMモードで制御
ワードにつづいてデータワードが転送され、転送が完了
するとレスポンスグッド（RPG）が応答される。DAMモー
ドで相手のバッファ37,38が使用中のときは、目標のバ
ッファ37,38からコントロール信号（IBCA）によりレス
ポンスビジー（RPB）が応答され、転送が抑止される。
その後転送が完了するとレスポンスグッド（RPG）が応
答される。Next, FIG. 9 shows a protocol for one packet communication in each of BAM and DAM modes. A data word is transferred following the control word in BAM mode, and when the transfer is completed, a response good (RPG) is returned. When the buffers 37, 38 of the partner are in use in the DAM mode, the response busy (RPB) is responded by the control signal (IBCA) from the target buffers 37, 38, and the transfer is suppressed.
After that, when the transfer is completed, a response good (RPG) is returned.

次に、第10図に４つのインターナルバスアダプタ32〜
35がインターナルバス36を同時に使用している例を示
す。Next, in FIG. 10, four internal bus adapters 32 to
An example is shown in which 35 uses the internal bus 36 at the same time.

インターナルバスアダプタ32〜35は、ホストコンピュ
ータ29とホストインターフェース制御回路23,24間のデ
ータ転送速度およびフォーマッター27,28とドライブ30,
31内のデータ転送速度より４倍以上速い転送能力を有
し、インターナルバス36のバス幅を４バイトとしてい
る。したがって、図示のように、インターナルバス36
は、ホストインターフェース制御回路23,24およびフォ
ーマッター27,28により時分割で使用される。The internal bus adapters 32 to 35 are provided for the data transfer rate between the host computer 29 and the host interface control circuits 23, 24, the formatter 27, 28 and the drive 30,
It has a transfer capacity that is four times faster than the data transfer speed in 31, and the bus width of the internal bus 36 is 4 bytes. Therefore, as shown, internal bus 36
Are used by the host interface control circuits 23 and 24 and the formatters 27 and 28 in a time division manner.

こうして長大ブロックの処理中でも、大容量のバッフ
ァ25,26経由のデータ処理を行なうことができる。Thus, even during processing of a long block, data processing via the large-capacity buffers 25 and 26 can be performed.

［発明の効果］ 以上説明してきたように、本発明によれば、各ホスト
インターフェース制御回路および各フォーマッター内に
小容量のバッファを有するインターナルバスアダプタを
設けて、インターナルバスにより互いに接続するように
したため、長大ブロックの処理と同時に大容量のバッフ
ァ経由のデータ処理も行なうことができる。その結果、
データの処理効率を向上させることができる。[Effects of the Invention] As described above, according to the present invention, an internal bus adapter having a small capacity buffer is provided in each host interface control circuit and each formatter so that they are connected to each other by an internal bus. Therefore, the data processing via the large capacity buffer can be performed at the same time as the processing of the long and large blocks. as a result,
The data processing efficiency can be improved.

【図面の簡単な説明】 第１図は本発明の原理説明図、 第２図は本発明の一実施例を示すブロック図、 第３図はアダプタの構成図、 第４図はBAMモードのデータの流れを示す図、 第５図はDAMモードのデータの流れを示す図、 第６図はBAMモードのCTWの構成図、 第７図はDAMモードのCTWの構成図、 第８図はDAMモードの動作説明図、 第９図はパケット通信のプロトコルを示す図、 第10図はインターナルバスの使用状態説明図、 第11図は従来例を示す図、 第12図は従来のデータの流れを示す図である。 図中、 21,22……磁気テープ制御装置、23,24……ホストインタ
ーフェース制御回路、25,26……大容量のバッファ、27,
28……フォーマッター、29……ホストコンピュータ、3
0,31……ドライブ、32〜35……インターナルバスアダプ
タ、36……インターナルバス、37,38,43〜46……小容量
のバッファ、39……ライト制御回路、40……リード制御
回路、41……レジスタ、42,47,48……制御ワード発生回
路、49,50……リードライト制御回路、51,52……DAM認
識回路。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram explaining the principle of the present invention, FIG. 2 is a block diagram showing an embodiment of the present invention, FIG. 3 is a configuration diagram of an adapter, and FIG. 4 is data in BAM mode. Fig. 5 shows the flow of data in DAM mode, Fig. 6 shows the configuration of CTW in BAM mode, Fig. 7 shows the configuration of CTW in DAM mode, and Fig. 8 shows DAM mode. 9 is a diagram showing a protocol of packet communication, FIG. 10 is a diagram for explaining the use state of the internal bus, FIG. 11 is a diagram showing a conventional example, and FIG. 12 is a diagram showing a conventional data flow. FIG. In the figure, 21,22 ... magnetic tape controller, 23, 24 ... host interface control circuit, 25, 26 ... large capacity buffer, 27,
28 …… Formatter, 29 …… Host computer, 3
0,31 …… Drive, 32 to 35 …… Internal bus adapter, 36 …… Internal bus, 37,38,43 to 46 …… Small capacity buffer, 39 …… Write control circuit, 40 …… Read control Circuit, 41 …… Register, 42,47,48 …… Control word generation circuit, 49,50 …… Read / write control circuit, 51,52 …… DAM recognition circuit.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】ホストコンピュータとのデータの送受を制
御するホストインターフェース制御回路（23），（24）
と、該ホストインターフェース制御回路（23），（24）
によりデータの書き込み読み出しが行なわれるバッファ
（25），（26）と、該バッファ（25），（26）とドライ
ブとの間のデータの送受を行なうためのフォーマッティ
ングを行なうフォーマッター（27），（28）とをそれぞ
れ有し、インターナルバス（36）により互いに接続した
データブロック制御装置において、 前記各ホストインターフェース制御回路（23），（24）
および前記各フォーマッター（27），（28）に前記イン
ターナルバス（36）を介して接続される小容量のバッフ
ァを有するアダプタ（32〜35）をそれぞれ設けたことを
特徴とするデータブロック制御装置。1. A host interface control circuit (23), (24) for controlling transmission / reception of data to / from a host computer.
And the host interface control circuits (23), (24)
The buffers (25) and (26) for writing and reading data by means of the formatters and the formatters (27) and (28) for performing formatting for transmitting and receiving data between the buffers (25) and (26) and the drive. ) And connected to each other by an internal bus (36), the host interface control circuits (23), (24)
And a data block control device characterized in that each of the formatters (27), (28) is provided with an adapter (32-35) having a small capacity buffer connected via the internal bus (36). .