JPS6362066A - Microcomputer - Google Patents

Abstract

PURPOSE:To easily correct a program by providing a recovery time control circuit in a microcomputer. CONSTITUTION:A central control unit 13 activates a chip selection signal CS1 via an internal address bus 16 and a decoder 19 to select an input/output device 141 requiring the recovery time. Then the unit 13 sends a read signal RD when data are read via an internal data bus 15. However, the recovery time is not enough just with transmission of the signal RD in case data are continuously read. Then malfunction may sometimes occur. In this respect, a recovery time control circuit 11 is used to secure the timing of the signal RD. Thus the satisfactory recovery time is secured for the signal RD.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータに関し、特に中央処理装
置と入出力装置との間の制御信号のリカバリタイムの制
御を行なうマイクロコンビエータに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microcomputer, and more particularly to a microcombiator that controls the recovery time of control signals between a central processing unit and an input/output device.

〔従来の技術〕[Conventional technology]

従来、この棟のマイクロフンピユータは、ある命令（例
えば、リード及びライト命令）を行ない。Traditionally, the microcomputer in this building performs certain commands (eg, read and write commands).

次に再び同命令（リード及びライト命令）を行なうには
ある一定時間（リカバリタイム）を必要とするため、入
出力装置のリカバリタイムを満足するように各コマンド
における実行時間を計算し、プログラム内にノーオペレ
ージ四ン命令を、必要とする数だけ、挿入することによ
り、ソフトウェア上にて対処を行なっていた。Next, executing the same command (read and write command) again requires a certain period of time (recovery time), so the execution time for each command is calculated to satisfy the recovery time of the input/output device, and the program This was done in software by inserting as many no-operation instructions as needed.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来のマイクロコンピュータは、年々マイクロ
コンピュータが高速化されているため中央処理装置のク
ロックを高速のものに変えただけの場合、演算処理速度
の関係上、入出力装置のりカバリタイムを満足できなく
なるという欠点がある。又、ン７トウェアにより対処し
ているため、その都度プログラムの内容を変える必要が
あシ、修正する箇所が多くなれば修正に喪する時間も多
くなシ、誤修正を行なう恐れもでてくるという欠点もあ
る。The conventional microcomputers mentioned above are becoming faster and faster every year, so if you simply change the central processing unit's clock to a faster one, it will not be possible to satisfy the input/output device recovery time due to the calculation processing speed. The drawback is that it disappears. In addition, since this is handled using software, it is necessary to change the contents of the program each time, and the more parts there are to modify, the more time it takes to modify them, and the risk of making incorrect modifications. There is also a drawback.

上述した従来のマイクロコンピュータに対し、本発明は
りカバリタイムの長はを決定するタイマとこのタイマの
動作を制御するりカバリタイム制御回路とをマイクロコ
ンピュータ内に用いることにより、マイクロコンピュー
タ内の入出力装置のりカバリタイムを満足するという独
１１」的内容を有する。In contrast to the above-mentioned conventional microcomputers, the present invention uses a timer that determines the length of the recovery time and a recovery time control circuit that controls the operation of this timer in the microcomputer, thereby improving input/output within the microcomputer. It has the unique content of satisfying the equipment adhesive recovery time.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のマイクロコンピュータは、入出力装置と、この
入出力装置を制御する制御信号を送受信する中央処理装
置とを有するマイクロコンピュータにおいて、前記制御
信号のリカバリタイムの長さを決定するタイマと、前記
制御信号により制御される前記入出力装置が前記リカバ
リタイムを必要とするかしないかに対応して前記タイマ
の動作を制御するリカバリタイム制御回路とを含んでい
る。The microcomputer of the present invention includes an input/output device and a central processing unit that transmits and receives a control signal for controlling the input/output device, and includes a timer that determines the length of a recovery time of the control signal; and a recovery time control circuit that controls the operation of the timer depending on whether the input/output device controlled by the control signal requires the recovery time.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明の第一の実施例のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.

１１ｒｉリ力バリタイム制御回路、１２はウェイト信号
発生回路、１３は中央処理装置、１４１・１４３ｒｉリ
カバリタイムの制御を必要とする入出力装置％　１４２
−１４４はリカバリタイムの制御を必要としない入出力
装置、１５は内部データバス、１６ｒｉ内部アドレスバ
ス、１７はｌ理のオアゲート、１８ｒ′ｉ負論理のアン
ドゲート、１９ｒｉ入出力装置選択用のデコーダ、ウェ
イ２＝号発生回路１２内の１２１ｆｌウ工イト信号のタ
イゴング数を選択するためのセレクタ、１２２は入出力
装置が必要とするウェイト信号のタイミングをカウント
するカウンタである。中央処理装置１３がリード信号Ｒ
Ｄにより入出力装置１４１・１・ｔ２からデータを読み
込む鳩舎を例にして、以下、第１図に示す実施例の動作
を説明する。第３図はこの場合の動作を表わしたタイミ
ング図である。11ri recovery time control circuit, 12 wait signal generation circuit, 13 central processing unit, 141/143ri input/output device that requires recovery time control% 142
-144 is an input/output device that does not require recovery time control; 15 is an internal data bus; 16ri is an internal address bus; 17 is a logical OR gate; 18r'i is a negative logic AND gate; 19ri is a decoder for selecting an input/output device. , 121fl in the way 2 = signal generation circuit 12 is a selector for selecting the number of timing signals of the wait signal, and 122 is a counter that counts the timing of the wait signal required by the input/output device. The central processing unit 13 receives the read signal R.
The operation of the embodiment shown in FIG. 1 will be described below, taking as an example a pigeon coop that reads data from the input/output device 141.1.t2 using D. FIG. 3 is a timing diagram showing the operation in this case.

中央処理装［１３が内部アドレスバス１６・デコーダ１
９を介しチップセレクト信号σ８１をアクティブとして
リカバリタイムを必要とする入出力装置１４１を１選択
し、内部データバス１５を介してデータを読み込むとき
にリード信号ＲＤを送るが、連続してデータを読み込む
とき単にリード信号π丁を送ったのではりカバリタイム
が満足されないために誤動作する恐れがある。そこで。Central processing unit [13 is internal address bus 16/decoder 1]
9, the chip select signal σ81 is activated to select one input/output device 141 that requires recovery time, and the read signal RD is sent when reading data via the internal data bus 15, but the data is read continuously. In some cases, if the read signal π is simply sent, the recovery time may not be satisfied and malfunction may occur. Therefore.

リード信号ＲＤのリカバリタイムを満足する様にリード
信号ＲＤのタイミングをとるためのりカバリタイム制御
回路１１を設ける。A recovery time control circuit 11 is provided for timing the read signal RD so as to satisfy the recovery time of the read signal RD.

第２図はリカバリタイム制御回路１１の回路図である。FIG. 2 is a circuit diagram of the recovery time control circuit 11.

２１ｒｔモノマルチバイブレータであシ、２２はノアゲ
ート、２３はオアゲート、ＶｃｃＬｆｉ篭源である。モ
ノマルチバイブレータ２１において、Ａｉｄ立下シエッ
ジでアクティブの入力信号、Ｂｒｉ立上シエッジでアク
ティブの入力信号、Ｑはアクティブハイの出力信号、Ｑ
はアクティブロウの出力信号である。抵抗Ｒとコンデン
サＣｒｉモノマルチバイブレータ２１に接続され出力信
号Ｑ・ＱのワンシＭ−／トのパルスｍを決定するが、こ
のｌワンシ璽ットのパルス幅をリカバリタイムとして利
用する。21 is a mono multivibrator, 22 is a NOR gate, 23 is an OR gate, and a VccLfi source. In the mono multivibrator 21, an input signal becomes active at the falling edge of Aid, an input signal becomes active at the rising edge of Bri, Q is an active high output signal, and Q
is an active low output signal. The resistor R and the capacitor Cri are connected to the monomultivibrator 21 to determine the one-shot pulse m of the output signals Q and Q, and the one-shot pulse width is used as the recovery time.

中央処理装置１３からのリード信号π）は、入出力装置
を要求するリクエスト信号ｌ０ＲＱがアクティブになる
ことによりアンドゲート１８を介してリカバリタイム制
御回路１１内に入力側リード信号ＲＤＩとして送られる
。又、入出力装置１４１のチップセレクト信号Ｃ８１ｒ
ｉオアゲート１７を介してリカバリタイム制御回路１１
内にチ、ブセレクト信号Ｃ８として取入れられる。入力
側リード信号ＲＤＩはリカバリタイム制御回路１１内の
チップセレクト信号Ｃ８とノアゲート２２により制御さ
れる。今、チップセレクト信号Ｃ８がアクティブとする
と、モノマルチバイブレーク２１の入力信号Ａの端子が
入力状態になる。入力信号ＡＶ′ｉ立下シエッジにより
出力信号Ｑをアクティブにする。この出力信号はモノマ
ルチバイブレータ２１に接続された抵抗Ｒとコンデンサ
Ｃによりリカバリタイムを決定しておシ、オアゲート２
３と共にアクティブロウである入力側リード信号ＲＤＩ
を制御することによって出力側リード信号ＲＤＯを以ノ
ンアクティブとする。抵抗ＲとコンデンサＣにより決定
されたリカバリタイムが０過すると、出力信号Ｑがノン
アクティブになシ、入力側リード信号ＲＤＩを出力側リ
ード信号ＲＤＯとして出力する。　　　′ ウェイト信号発生回路１２は、入出力装置１４１〜１４
４の各々のチップセレクト信号Ｃ８１〜Ｃ８４によりア
クチイブであるチップセレクト信号に対応したウェイト
信号の時間をカウントするカウンタ１２２を含んでいる
。今はリカバリタイム制御回路１１のチップセレクト信
号Ｃ８がアクティブであるため、出力信号Ｑをカウンタ
１２２のイネーブル信号ｇＮとして使用し、イネーブル
信号ＲＮがロウの間はカウンタ１２２のカウントを停止
させると同時にウェイト信号ＷＡＩＴをアクティブとし
、中央処理装置１３ｒｉウエイト状態を続ける。次にイ
ネーブル信号ＥＮがハイとなることによりラエイト信号
ＷＡＩＴがノンアクティブとなシ中央処理装置１３ｒｉ
ウェイト状態を解除する。以上の動作が終了した後、リ
カバリタイム制御回ｊ８１１の出力ｔｉｌｌ　ＩＪ−ド
信号几ＤＯがアクティブとなシ、リカバリタイムの制御
を必要とする入出力装置１１４１のリード信号几Ｄ１を
アクティブとし、内部データバス１５を介してデータＤ
ＡＴＡが中央処理装置１３に読み込まれる。A read signal π) from the central processing unit 13 is sent as an input side read signal RDI into the recovery time control circuit 11 via an AND gate 18 when a request signal l0RQ requesting an input/output device becomes active. In addition, the chip select signal C81r of the input/output device 141
Recovery time control circuit 11 via i-OR gate 17
This signal is taken in as a select signal C8. The input side read signal RDI is controlled by the chip select signal C8 in the recovery time control circuit 11 and the NOR gate 22. Now, when the chip select signal C8 is activated, the terminal of the input signal A of the mono multi-bi break 21 becomes an input state. The output signal Q is made active by the falling edge of the input signal AV'i. This output signal determines the recovery time by the resistor R and capacitor C connected to the mono multivibrator 21, and the OR gate 2
The input side read signal RDI which is active low together with 3
By controlling the output side read signal RDO, the output side read signal RDO is made non-active. When the recovery time determined by the resistor R and the capacitor C passes 0, the output signal Q becomes inactive and the input read signal RDI is output as the output read signal RDO. ' The wait signal generation circuit 12 is connected to the input/output devices 141 to 14.
4 includes a counter 122 that counts the time of the wait signal corresponding to the active chip select signal C81 to C84. Since the chip select signal C8 of the recovery time control circuit 11 is currently active, the output signal Q is used as the enable signal gN of the counter 122, and while the enable signal RN is low, the count of the counter 122 is stopped and at the same time a wait is performed. The signal WAIT is made active, and the central processing unit 13ri continues to be in a wait state. Next, as the enable signal EN becomes high, the late signal WAIT becomes non-active.
Cancel the wait state. After the above operations are completed, the output till IJ-do signal DO of the recovery time control circuit J811 becomes active, the read signal D1 of the input/output device 1141 that requires recovery time control becomes active, and the internal Data D via data bus 15
The ATA is read into the central processing unit 13.

中央処理装置１３がリカバリタイムを必要としない入出
力装置１４２から内部データバス１５を介してデータを
読み込むときは、リカバリタイム制御回路１１のチップ
セレクト信号Ｃ８がノンアクティブであるだめモノマル
チバイブレータ２１もノンアクティブ状態となるため、
スカ側リード信号ＲＤＩがそのまま出力側リード信号Ｒ
ＤＯとして出力され、入出力％置１４２からデータＤ人
ＴＡが中央処理装置１３に読み込まれる。When the central processing unit 13 reads data via the internal data bus 15 from the input/output device 142 that does not require a recovery time, the chip select signal C8 of the recovery time control circuit 11 is inactive, and the mono multivibrator 21 is also activated. Because it becomes inactive,
The scar side read signal RDI is the output side read signal R as it is.
The data D person TA is output as DO and is read into the central processing unit 13 from the input/output location 142.

第４図は本発明の第二の実施例のブロック図で　　　′
ある。FIG. 4 is a block diagram of a second embodiment of the present invention.
be.

４１１・４１２ｒ！リ力バリタイム制御回路、４２はウ
ェイト信号発生回路、４３は中央処理装置。411・412r! 42 is a wait signal generation circuit, and 43 is a central processing unit.

４４１・４４３ｒｉリカバリタイムの制御を必要とする
入出力装置、４４２・４４４はリカバリタイのオアゲー
ト、４８ｒｉ負論理のアンドゲート、４９は入出力装置
選択用のデコーダ、ウェイト信号発生回路４２内の４２
１ｒ！ウ工イト信号のタイミング数を選択するためのセ
レクタ、４２２ｒｉ入出力装置が必要とするウェイト信
号のタイミングをカウントするカウンタである。441 and 443ri are input/output devices that require recovery time control, 442 and 444 are recovery tie OR gates, 48ri are negative logic AND gates, 49 is a decoder for input/output device selection, and 42 in the wait signal generation circuit 42
1r! This is a selector for selecting the number of wait signal timings, and a counter for counting the wait signal timings required by the 422ri input/output device.

リカバリタイムを必要とする入出力装置４４１・４４３
が選択され、中央処理装置４３が入出力装置４４１・４
４３からデータを読み込むときにリード信号ＲＤのタイ
ばングをとるためのリカバリタイム制御回路４１１・４
１２を設ける。リカバリタイム制御回路４１１・４１２
とウェイト信号発生回路、４２の動作原理は第一の実施
例ておけると同様である。この実施例ではそれぞれ異な
ったりカバリタイムの制御を必要とする入出力装置のそ
れぞれのリカバリタイムを満足する様に入出力装置のそ
れぞれにリカバリタイム制御回路を設ける事により、そ
れぞれの入出力装置に最適なリカバリタイムを設定する
事ができる利点がある。Input/output devices 441 and 443 that require recovery time
is selected, and the central processing unit 43 inputs and outputs the input/output devices 441 and 4.
Recovery time control circuit 411/4 for removing timing of read signal RD when reading data from 43
12 will be provided. Recovery time control circuit 411/412
The operating principles of the wait signal generating circuit 42 and the wait signal generating circuit 42 are the same as in the first embodiment. In this embodiment, a recovery time control circuit is provided for each input/output device to satisfy the recovery time of each input/output device that is different or requires control of the recovery time, making it ideal for each input/output device. It has the advantage of being able to set a recovery time.

〔発明の効果〕〔Effect of the invention〕

以上ｌ説明したように本発明は、マイクロコンピュータ
内にリカバリタイム制御回路を設けることにより、中央
処理装置をクロックが高速のものに変えてもリカバリタ
イムを意識する必要がなく。As explained above, in the present invention, by providing a recovery time control circuit in the microcomputer, there is no need to be aware of the recovery time even if the central processing unit is changed to one with a faster clock.

ソフトウェア上においてもリカバリタイムにかかわるプ
ログラムの内容を変更する必要がなくなるという効果が
あシ、また、プログラム修正によるミスもなくなシ、修
正のための時間も要しないという効果がある。In terms of software, there is also the effect that there is no need to change the contents of programs related to recovery time, there are no errors caused by program corrections, and there is no need for time for corrections.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第一の実施例のブロック図、第３図ｒ
ｔ第１図に示す実施例の動作を表すタイばング図、 第４図は本発明の第二の実施ｆｉｌのブロック図である
。 １１・４１１・４１２・・・・・・リカバリタイム制御
回路、１２・４２・・・・・・ウェイト信号発生回路、
１３・４３・・・・・・中央処理装置、１５−４５・・
・・・・内部データバス、１６・４６・・・・・・内部
アドレスバス。 １９・４９・・・・・・デコーダ、１２１・４２１・・
・・・・セレクタ、１２２−４２２・・・・・・カウン
タ、１４１〜１４４・４４１〜４４４・・・・・・入出
力装置。 代理人　弁理士　　内　原　　　晋、パ′シζ、−７ ２１：　モノ？）ｌ／チ八へイフ゛νゴダ　　　　ど２
：ノアゲートｚ３：　　オアケート　　　　　　　　Ｖ
。、：電源と５＝　＋ラフ１じレクＦｆ菖う　　　　　
ｌτＳＥｒ：　　リセットイ色どりλう５７１入力“仮
Ｉｌｌへド゛づうし１ラ　　　　　　　　ンｒＤｌ）：
　　出カイ臀り１八トイｔ；ｔシＡ、β：モノ〃吻仔７
゛νシろＮ力位５　ρ、ｉ：モノＺルづノＣイフ゛し一
タ出カイｔ５Ｅｔにイネーブルイ’ｊｘ”５ 箔２図 ＬＫ αＫ　：　りＱｖクイ感−ワ　　　　　　　　　　　潤
：　入出力ＡｋＬす２１ズトイき号１ＭＴ４二　ｆ’ニ
タ　　　　　　　　　　　　　　　　πＩＩＴ：　　ラ
エイトイ畜うＺ３　　二　＋７７１ヒレクトイ”１；、
号＾ｂ１　：　λＩイ剖リすド信η　　　　　　、七５
ｉ：　出ガイシ１リート信−５７Ｉ　　：　ぞλンルチ
Ｘイアｂ−タλカルラ　　　ａ、ｙ：　モＪカ吐へ°イ
１′し７出力信う箭３図FIG. 1 is a block diagram of the first embodiment of the present invention, and FIG.
FIG. 4 is a block diagram of the second embodiment of the present invention. 11・411・412・・・Recovery time control circuit, 12・42・・・Wait signal generation circuit,
13・43...Central processing unit, 15-45...
...Internal data bus, 16/46...Internal address bus. 19/49...decoder, 121/421...
... Selector, 122-422... Counter, 141-144, 441-444... Input/output device. Agent Patent Attorney Susumu Uchihara, Pa'shiζ, -7 21: Things? )l/chihachiheifi νgoda do2
: Noah Gate Z3: Or Kate V
. , :Power supply and 5= + rough 1ji rec FF
lτSEr: Reset color λ 571 input “1 run rDl to temporary Ill”:
External buttocks 18 toy t; tshi A, β: mono proboscis 7
゛ν White N power position 5 ρ, i: Mono Z rule C function and enable to output t5Et 'jx''5 foil 2 figure LK 21 Zutoi No. 1MT42 f'Nita πIIT: Raeitoi Kukiu Z3 2 +771 Hirekutoi"1;,
No. ^b1: λI analysis de signal η, 75
i: Output 1 lead message - 57I: zo λ nruchi

Claims (1)

【特許請求の範囲】[Claims] 入出力装置と、この入出力装置を制御する制御信号を送
受信する中央処理装置とを有するマイクロコンピュータ
において、前記制御信号のリカバリタイムの長さを決定
するタイマと、前記制御信号により制御される前記入出
力装置が前記リカバリタイムを必要とするかしないかに
対応して前記タイマの動作を制御するリカバリタイム制
御回路とを含むことを特徴とするマイクロコンピュータ
。A microcomputer that has an input/output device and a central processing unit that transmits and receives a control signal for controlling the input/output device, a timer that determines the length of the recovery time of the control signal, and a timer that determines the length of the recovery time of the control signal, and a A microcomputer comprising: a recovery time control circuit that controls the operation of the timer depending on whether the input/output device requires the recovery time.