JPH0687542B2 - N個の信号線を検査する方法及び装置 - Google Patents
N個の信号線を検査する方法及び装置Info
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- JPH0687542B2 JPH0687542B2 JP12807490A JP12807490A JPH0687542B2 JP H0687542 B2 JPH0687542 B2 JP H0687542B2 JP 12807490 A JP12807490 A JP 12807490A JP 12807490 A JP12807490 A JP 12807490A JP H0687542 B2 JPH0687542 B2 JP H0687542B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/085—Error detection or correction by redundancy in data representation, e.g. by using checking codes using codes with inherent redundancy, e.g. n-out-of-m codes
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- Monitoring And Testing Of Transmission In General (AREA)
- Hardware Redundancy (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般にエラー検査に関し、特に、N個の信号線
のうちの一つが活性であるかどうかを測定することに関
する。
のうちの一つが活性であるかどうかを測定することに関
する。
プロセッサシステムにおいて、動作の状態を指示するこ
とは重要である。プロセッサは、その状態の指示をみ
て、自己の動作段階を知り、その後の種々の動作を実行
している。かかる状態の指示を行うのが状態マシンであ
り、例えば、多数のフリップフロップ等によって、状態
1から状態Nまでを指示するようにしている。この状態
マシンにおいては、1つの状態に対して1つのメモリ素
子が設けられ、N個の状態に対しては、N個のメモリが
設けられるのが普通である。このような状態マシンにお
いては、適正に動作しているときは、1つのメモリ素子
だけがセットされる。そして、エラーの場合には、2つ
以上のメモリ素子がセットされたり、どのメモリ素子も
セットされないことになる。エラーが生ずると、プロセ
ッサは自己の動作段階が分からなくなり、データが誤っ
て送られたり、そのエラーがシステム全体に拡がったり
する。従って、かかる状態マシンについて、そのメモリ
素子の出力信号が1つだけ活性であるかどうかを測定し
て、状態マシンが正常であるかどうかを検査することは
必要である。かかる検査は、状態マシンのN個の出力信
号線について、そのうちの1つだけが活性であるかどう
かを測定することによって、実施できる。
とは重要である。プロセッサは、その状態の指示をみ
て、自己の動作段階を知り、その後の種々の動作を実行
している。かかる状態の指示を行うのが状態マシンであ
り、例えば、多数のフリップフロップ等によって、状態
1から状態Nまでを指示するようにしている。この状態
マシンにおいては、1つの状態に対して1つのメモリ素
子が設けられ、N個の状態に対しては、N個のメモリが
設けられるのが普通である。このような状態マシンにお
いては、適正に動作しているときは、1つのメモリ素子
だけがセットされる。そして、エラーの場合には、2つ
以上のメモリ素子がセットされたり、どのメモリ素子も
セットされないことになる。エラーが生ずると、プロセ
ッサは自己の動作段階が分からなくなり、データが誤っ
て送られたり、そのエラーがシステム全体に拡がったり
する。従って、かかる状態マシンについて、そのメモリ
素子の出力信号が1つだけ活性であるかどうかを測定し
て、状態マシンが正常であるかどうかを検査することは
必要である。かかる検査は、状態マシンのN個の出力信
号線について、そのうちの1つだけが活性であるかどう
かを測定することによって、実施できる。
N個の信号線のうちの正に1つが活性であるかどうかを
検査するためのいくつかのエラー検出手法が立案されて
いる。例えば、米国特許第4,020,460号には、N個の信
号線上の信号のうちの補足済み信号を提供するための冗
長ハードウェアを必要とする相補手法が教示されてい
る。しかし、この米国特許のような従来の大部分の手法
はかなりの量のハードウェアを必要とし、そして、低速
であってシステム内に遅延を生じさせる可能性がある。
検査するためのいくつかのエラー検出手法が立案されて
いる。例えば、米国特許第4,020,460号には、N個の信
号線上の信号のうちの補足済み信号を提供するための冗
長ハードウェアを必要とする相補手法が教示されてい
る。しかし、この米国特許のような従来の大部分の手法
はかなりの量のハードウェアを必要とし、そして、低速
であってシステム内に遅延を生じさせる可能性がある。
本発明はハードウェアの量及び回路遅延を最小限とする
ように改良したN中1(one outo of N)(N個のうち
から1個を選択)式検査の装置及び方法を提供すること
を目的とする。
ように改良したN中1(one outo of N)(N個のうち
から1個を選択)式検査の装置及び方法を提供すること
を目的とする。
本発明の検査装置はツリー構成に設計される。N個の信
号線を2個1組の対となし、リーフノード(leaf nod
e)のセットに入力させる。残りの信号線がある場合に
は、これを非活性信号線と対にする。各リーフノードの
出力は2つの信号、即ち、「シーン」(seen)信号及び
「エラー」(error)信号から成っている。シーン信号
は、対となった信号線のうちの少なくとも一つが活性で
ある場合、且つこの場合にのみ、活性となる。エラー信
号は、対となった入力の両方が活性である場合、且つこ
の場合にのみ、活性となる。
号線を2個1組の対となし、リーフノード(leaf nod
e)のセットに入力させる。残りの信号線がある場合に
は、これを非活性信号線と対にする。各リーフノードの
出力は2つの信号、即ち、「シーン」(seen)信号及び
「エラー」(error)信号から成っている。シーン信号
は、対となった信号線のうちの少なくとも一つが活性で
ある場合、且つこの場合にのみ、活性となる。エラー信
号は、対となった入力の両方が活性である場合、且つこ
の場合にのみ、活性となる。
ツリー構成の分岐部はMレベル(Mは整数)の一般ノー
ドのセットから成っている。各一般ノードは2つの「シ
ーン・エラー」(seen-error)(S−E)対の入力部を
含んでおりその、各々は、S−E対のリーフ出力部から
いずれか1つのS−E対を、高位レベルのS−E対の一
般(総合)出力部(下記を参照)からS−E対を、また
は非活性対を受け取る。一般ノード出力部は、「シー
ン」成分及び「エラー」成分を含む1個のS−E対から
成っている。「シーン」成分は、S入力のうちの少なく
とも1つが活性である場合、且つこの場合のみに、活性
となる。「エラー」成分は、1つまたは複数のE成分が
活性であるかまたは両方のS入力が活性である場合、且
つこの場合にのみ活性となる。
ドのセットから成っている。各一般ノードは2つの「シ
ーン・エラー」(seen-error)(S−E)対の入力部を
含んでおりその、各々は、S−E対のリーフ出力部から
いずれか1つのS−E対を、高位レベルのS−E対の一
般(総合)出力部(下記を参照)からS−E対を、また
は非活性対を受け取る。一般ノード出力部は、「シー
ン」成分及び「エラー」成分を含む1個のS−E対から
成っている。「シーン」成分は、S入力のうちの少なく
とも1つが活性である場合、且つこの場合のみに、活性
となる。「エラー」成分は、1つまたは複数のE成分が
活性であるかまたは両方のS入力が活性である場合、且
つこの場合にのみ活性となる。
また、本発明によれば、N個の信号線のうちの一つだけ
が活性であるかどうかを測定するためにN個の信号線を
検査する方法であって、(a)前記N個の信号線を、該
N個の信号線の各々を該N個の信号線の他の1つまたは
1つの非活性信号線と組にして、複数の対に形成する段
階と、(b)各対における2個の信号線の入力信号を比
較してシーン・エラー(S−E)対のリーフ結果信号を
作る段階であって、各S−E対の結果信号において、S
信号を、両入力信号が非活性であるとき非活性にし、入
力信号の少なくとも一つが活性であるとき活性状態に
し、E信号を、前記入力信号の1つだけが活性であると
き非活性にし、複数の入力信号が活性であるとき活性に
する信号作成段階と、(c)前記S−E対リーフ結果信
号の各々を、他のS−E対リーフの結果信号の1つと対
にする段階と、(d)各対のS成分と各対のE成分とを
比較してS−E対の一般結果信号を作る段階であって、
該S−E対の一般結果信号において、S成分を、両S成
分入力信号が非活性であるとき非活性にし、S成分入力
信号の少なくとも一つが活性であるとき活性状態にし、
E成分を、E成分入力信号のいずれもが非活性であり且
つS成分入力信号の1つだけが活性であるとき非活性に
し、1つ以上のE成分入力信号が活性のときまたは両S
成分入力信号が活性であるとき活性にする信号作成段階
と、(e)前記S−E対の一般結果信号が1対になるま
で前記段階(c)及び(d)を繰り返すことによって信
号線の数を減少させる段階と、(f)各S−E対のS成
分と各S−E対のE成分とを比較し、両方のS成分入力
が活性であるとき、両方のS成分入力が非活性であると
き、又はいずれかのE成分入力が活性であるときに活性
となる1つの最終のエラー信号を作る段階とから成るこ
とを特徴とするN個の信号線検査方法が提供される。
が活性であるかどうかを測定するためにN個の信号線を
検査する方法であって、(a)前記N個の信号線を、該
N個の信号線の各々を該N個の信号線の他の1つまたは
1つの非活性信号線と組にして、複数の対に形成する段
階と、(b)各対における2個の信号線の入力信号を比
較してシーン・エラー(S−E)対のリーフ結果信号を
作る段階であって、各S−E対の結果信号において、S
信号を、両入力信号が非活性であるとき非活性にし、入
力信号の少なくとも一つが活性であるとき活性状態に
し、E信号を、前記入力信号の1つだけが活性であると
き非活性にし、複数の入力信号が活性であるとき活性に
する信号作成段階と、(c)前記S−E対リーフ結果信
号の各々を、他のS−E対リーフの結果信号の1つと対
にする段階と、(d)各対のS成分と各対のE成分とを
比較してS−E対の一般結果信号を作る段階であって、
該S−E対の一般結果信号において、S成分を、両S成
分入力信号が非活性であるとき非活性にし、S成分入力
信号の少なくとも一つが活性であるとき活性状態にし、
E成分を、E成分入力信号のいずれもが非活性であり且
つS成分入力信号の1つだけが活性であるとき非活性に
し、1つ以上のE成分入力信号が活性のときまたは両S
成分入力信号が活性であるとき活性にする信号作成段階
と、(e)前記S−E対の一般結果信号が1対になるま
で前記段階(c)及び(d)を繰り返すことによって信
号線の数を減少させる段階と、(f)各S−E対のS成
分と各S−E対のE成分とを比較し、両方のS成分入力
が活性であるとき、両方のS成分入力が非活性であると
き、又はいずれかのE成分入力が活性であるときに活性
となる1つの最終のエラー信号を作る段階とから成るこ
とを特徴とするN個の信号線検査方法が提供される。
一般ノードの出力は対となり、2つの一般ノードを含む
レベルに到達するまで他のレベルの一般ノードに入力さ
れる。この時点で、前記2つの一般ノードの出力はツリ
ーの根ノードに入力される。根ノードは、2つの低位レ
ベル一般ノードのS−E対出力を受け取るための2つの
S−E対入力部含んでいる。根ノード出力は、N個の信
号線のうちの正に1つが活性であるかどうかを示す。根
ノードの両方のS入力部が活性である場合には、根ノー
ドの両方のS入力部が非活性となるか、または根ノード
のE入力部のうちの少なくとも1つが活性となり、エラ
ーが指示される。
レベルに到達するまで他のレベルの一般ノードに入力さ
れる。この時点で、前記2つの一般ノードの出力はツリ
ーの根ノードに入力される。根ノードは、2つの低位レ
ベル一般ノードのS−E対出力を受け取るための2つの
S−E対入力部含んでいる。根ノード出力は、N個の信
号線のうちの正に1つが活性であるかどうかを示す。根
ノードの両方のS入力部が活性である場合には、根ノー
ドの両方のS入力部が非活性となるか、または根ノード
のE入力部のうちの少なくとも1つが活性となり、エラ
ーが指示される。
以下、本発明をその実施例について図面を参照して詳細
に説明する。
に説明する。
一般に、当業者は、本発明の精神及び範囲を逸脱するこ
となしに、本発明の構成について種々の変更を行なうこ
とができる。即ち、本発明は以下に開示及び説明する本
発明の実施例に限定されるものではない。
となしに、本発明の構成について種々の変更を行なうこ
とができる。即ち、本発明は以下に開示及び説明する本
発明の実施例に限定されるものではない。
第1図は本発明にかかるN中1式検査回路のブロック線
図である。N個の信号線はリーフノード12a〜12dの群に
入力される。リーフノード12a〜12dの各々はN個の信号
線10のうちの少なくとも1つを受け取るための2つの入
力部を有す。例えば、リーフノード12aはその2つの入
力信号線1及び2上で受信する。リーフノードの第2の
入力部は、奇数のN個の信号線が存在している場合には
(図示せず)、非活性信号線に接続される。
図である。N個の信号線はリーフノード12a〜12dの群に
入力される。リーフノード12a〜12dの各々はN個の信号
線10のうちの少なくとも1つを受け取るための2つの入
力部を有す。例えば、リーフノード12aはその2つの入
力信号線1及び2上で受信する。リーフノードの第2の
入力部は、奇数のN個の信号線が存在している場合には
(図示せず)、非活性信号線に接続される。
リーフノード12a〜12dの各々は、「シーン」(seen)
(S)出力14a〜14d、及び「エラー」(error)(E)
出力16a〜16dを有す。S出力14(14a〜14dを総称的に示
す)は、入力信号のうちの少なくとも1つが活性である
ときに活性となる。E出力16(16a〜16dを総称的に示
す)は、複数の入力信号が活性であるときに活性とな
る。
(S)出力14a〜14d、及び「エラー」(error)(E)
出力16a〜16dを有す。S出力14(14a〜14dを総称的に示
す)は、入力信号のうちの少なくとも1つが活性である
ときに活性となる。E出力16(16a〜16dを総称的に示
す)は、複数の入力信号が活性であるときに活性とな
る。
複数の一般ノードが、M個のレベルを有する階層構造に
配置されている。最高レベルの一般ノード18a〜18bは、
その各々は4つの入力部を有しており、リーフノード12
a〜12dの下に配置されている。一般ノード18a〜18bの各
々の4つの入力部は2つのS−E対14及び16を受け取る
ように構成されている。例えば、一般ノード18aはリー
フノード12a、12bからS−E対14a、14b、16a、16bを受
け取る。一般ノード18a〜18bの各々は、リーフノード12
a〜12dのものと同じように、S−E対出力20、22(それ
ぞれ、20a〜20d及び22a〜22dを総称的に示す)を有す。
S成分20は、S入力の少なくとも1つが活性である場合
に活性となる。E成分22は、E入力の少なくとも1つが
活性である場合、または両方のS入力が活性である場合
に、活性となる。
配置されている。最高レベルの一般ノード18a〜18bは、
その各々は4つの入力部を有しており、リーフノード12
a〜12dの下に配置されている。一般ノード18a〜18bの各
々の4つの入力部は2つのS−E対14及び16を受け取る
ように構成されている。例えば、一般ノード18aはリー
フノード12a、12bからS−E対14a、14b、16a、16bを受
け取る。一般ノード18a〜18bの各々は、リーフノード12
a〜12dのものと同じように、S−E対出力20、22(それ
ぞれ、20a〜20d及び22a〜22dを総称的に示す)を有す。
S成分20は、S入力の少なくとも1つが活性である場合
に活性となる。E成分22は、E入力の少なくとも1つが
活性である場合、または両方のS入力が活性である場合
に、活性となる。
最高レベルの一般ノード18a〜18bに続き、(M−1)個
の低位レベルの一般ノード24がある。番号Mは、検査さ
れるべき信号線の数によって定まる。後続の各レベルに
ある一般ノードの数は次第に少なくなり、最低レベル
(レベル1)においては2つの一般ノード26a〜26bがあ
る。
の低位レベルの一般ノード24がある。番号Mは、検査さ
れるべき信号線の数によって定まる。後続の各レベルに
ある一般ノードの数は次第に少なくなり、最低レベル
(レベル1)においては2つの一般ノード26a〜26bがあ
る。
2つの最低レベル一般ノード26a〜26bのS−E対出力2
0、22は根ノード28に入力される。根ノード28は最後の
エラー信号を信号線30上に送り出す。このエラー信号
は、両方のS入力が非活性の場合、両方のS入力が活性
の場合、またはE入力の少なくとも1つが活性の場合
に、活性となる。
0、22は根ノード28に入力される。根ノード28は最後の
エラー信号を信号線30上に送り出す。このエラー信号
は、両方のS入力が非活性の場合、両方のS入力が活性
の場合、またはE入力の少なくとも1つが活性の場合
に、活性となる。
第2図は、種々のレベルのノード間にメモリ素子40を形
成する本発明の他の実施例を示すものである。メモリ素
子は、回路を通して伝播された信号を記憶するのに用い
られ、遅延が生じても、信号が次のステージのノードに
到達する前に失われるということのないようにする。
成する本発明の他の実施例を示すものである。メモリ素
子は、回路を通して伝播された信号を記憶するのに用い
られ、遅延が生じても、信号が次のステージのノードに
到達する前に失われるということのないようにする。
第3A図ないし第3D図は第1図に示す種々のノードの回路
図である。第3A図はリードノード12を示す。ORゲート50
は入力部をN信号線10のうちの2つに接続させている。
ANDゲート52はその入力部をN信号線10のうちの同じ2
つに接続させている。ORゲート50の出力はリーフノード
12のS出力である。ANDゲート52の出力はE出力16であ
る。
図である。第3A図はリードノード12を示す。ORゲート50
は入力部をN信号線10のうちの2つに接続させている。
ANDゲート52はその入力部をN信号線10のうちの同じ2
つに接続させている。ORゲート50の出力はリーフノード
12のS出力である。ANDゲート52の出力はE出力16であ
る。
第3B図は一般ノード18を示すものである。ORゲート60は
前の2つのノードのS出力14を受け取る。ANDゲート62
もまた前の2つのノードのS出力14を受け取る。3つの
入力部を有する第2のORゲート64は前の2つのゲートの
E出力16及びANDゲート62の出力を受け取る。ORゲート6
0の出力は一般ノード18のS出力20である。ORゲート64
の出力は一般ノード18のE出力22である。
前の2つのノードのS出力14を受け取る。ANDゲート62
もまた前の2つのノードのS出力14を受け取る。3つの
入力部を有する第2のORゲート64は前の2つのゲートの
E出力16及びANDゲート62の出力を受け取る。ORゲート6
0の出力は一般ノード18のS出力20である。ORゲート64
の出力は一般ノード18のE出力22である。
第3C図は根ノード28を示すものである。根ノード28の第
1の実施例を第3C図に示す。本実施例においては、第3B
図に示すもののような一般ノード18が用いられる。しか
し、S出力はインバータ66を通って送り出され、次い
で、E出力及び反転S出力がORゲート68に入力される。
ORゲート68の出力はエラー信号である。
1の実施例を第3C図に示す。本実施例においては、第3B
図に示すもののような一般ノード18が用いられる。しか
し、S出力はインバータ66を通って送り出され、次い
で、E出力及び反転S出力がORゲート68に入力される。
ORゲート68の出力はエラー信号である。
更に他の実施例を第3D図に示す。ANDゲート70は、入力
部を、最低レベル一般ノード26(26a〜26bを総称的に示
す)のS出力部20に接続させている。NORゲート72も入
力部を最低レベル一般ノード26のS出力部20に接続させ
ている。4つの入力ORゲート74は2つの入力部を最低レ
ベル一般ノード26のE出力部22に接続させている。ま
た、ORゲート74はANDゲート70及びNORゲート72の出力を
受け取る。N個の入力線のうちの正に1つが活性である
ときに、ORゲート74の出力は非活性となる。N個の入力
線のうちのゼロまたは複数の線が活性であるときに、OR
ゲート74の出力は活性となり、エラーを指示する。
部を、最低レベル一般ノード26(26a〜26bを総称的に示
す)のS出力部20に接続させている。NORゲート72も入
力部を最低レベル一般ノード26のS出力部20に接続させ
ている。4つの入力ORゲート74は2つの入力部を最低レ
ベル一般ノード26のE出力部22に接続させている。ま
た、ORゲート74はANDゲート70及びNORゲート72の出力を
受け取る。N個の入力線のうちの正に1つが活性である
ときに、ORゲート74の出力は非活性となる。N個の入力
線のうちのゼロまたは複数の線が活性であるときに、OR
ゲート74の出力は活性となり、エラーを指示する。
第4図は反転機能を用いて実現された本発明の他の実施
例を示すものである。若干の状況においては、これら反
転機能を用いて速度を上げることができる。第4図に示
す回路は第1図に示すものと同じように働く。
例を示すものである。若干の状況においては、これら反
転機能を用いて速度を上げることができる。第4図に示
す回路は第1図に示すものと同じように働く。
第5A図ないし第5C図は第4図に示してある種々のノード
を示すものである。第5A図は、出力信号が逆転されると
いう点を除き、第3A図と同じリーフノードを示すもので
ある。第5B図及び第5C図は第4図の実施例実現のための
一般ノードを示すものである。第5B図は、リーフノード
の下の第1レベルの一般ノード内の一つの一般ノードを
示すものであり、これは、出力信号が逆転されるという
点を除き、第3B図の一般ノードと同じである。第4図か
ら解るように、次のレベルの一般ノードはその出力部に
インバータを有す。従って、このレベルの一般ノードは
異なる構成を有することとなる。この構成を第5C図に示
す。入力部にインバータを持つORゲート80、及び入力部
にインバータを持つNANDゲート82が、第5B図に示すもの
のような最低レベル一般ノードの逆転済みS出力を受け
取る。入力部にインバータを持つ第2の3つのORゲート
84は、第5図に示すもののような最低レベル一般ノード
の2つの反転E出力、及びNANDゲート82の出力を受け取
る。回路内の一般ノードのレベルは2つの型の一般ノー
ド間で交互に繰り返す。
を示すものである。第5A図は、出力信号が逆転されると
いう点を除き、第3A図と同じリーフノードを示すもので
ある。第5B図及び第5C図は第4図の実施例実現のための
一般ノードを示すものである。第5B図は、リーフノード
の下の第1レベルの一般ノード内の一つの一般ノードを
示すものであり、これは、出力信号が逆転されるという
点を除き、第3B図の一般ノードと同じである。第4図か
ら解るように、次のレベルの一般ノードはその出力部に
インバータを有す。従って、このレベルの一般ノードは
異なる構成を有することとなる。この構成を第5C図に示
す。入力部にインバータを持つORゲート80、及び入力部
にインバータを持つNANDゲート82が、第5B図に示すもの
のような最低レベル一般ノードの逆転済みS出力を受け
取る。入力部にインバータを持つ第2の3つのORゲート
84は、第5図に示すもののような最低レベル一般ノード
の2つの反転E出力、及びNANDゲート82の出力を受け取
る。回路内の一般ノードのレベルは2つの型の一般ノー
ド間で交互に繰り返す。
図面には第4図に示す形式の他の実施例の根ノードを示
す図はない。この実施例の根ノードは2つの形式のうち
の一つをとることができる。最低レベル一般ノードが第
5C図に示す型のものである場合には、第3C図に示すもの
のような普通の根ノードを用いることができる。最低レ
ベル一般ノードが第5B図に示す型のものである場合に
は、4つの入力信号線の各々にインバータがある普通の
根ノードを用いることができる。
す図はない。この実施例の根ノードは2つの形式のうち
の一つをとることができる。最低レベル一般ノードが第
5C図に示す型のものである場合には、第3C図に示すもの
のような普通の根ノードを用いることができる。最低レ
ベル一般ノードが第5B図に示す型のものである場合に
は、4つの入力信号線の各々にインバータがある普通の
根ノードを用いることができる。
第6A図ないし第6D図は、単一ノードに対してj個の入力
(第6A図及び第6B図)を実現することを概括的に示す本
発明の他の実施例を示すものである。第6C図及び第6D図
は3つの入力及び8つの入力をそれぞれ示す線図であ
る。
(第6A図及び第6B図)を実現することを概括的に示す本
発明の他の実施例を示すものである。第6C図及び第6D図
は3つの入力及び8つの入力をそれぞれ示す線図であ
る。
第7図は第6C図のノードを用いる本発明の他の実施例を
示すものである。この場合、Nは27に等しく、jは3に
等しい。9個のリーフノード、3個の一般ノード、及び
1個の根ノードが用いられる。各リーフノードは3つの
入力部を有し、各一般ノードは3つのS−E対入力部を
有し、根ノードは3つのS−E対入力部を有す。また、
単一エラー出力部を有する根ノードを除き、各ノードは
1つのS−E対出力部を有す。
示すものである。この場合、Nは27に等しく、jは3に
等しい。9個のリーフノード、3個の一般ノード、及び
1個の根ノードが用いられる。各リーフノードは3つの
入力部を有し、各一般ノードは3つのS−E対入力部を
有し、根ノードは3つのS−E対入力部を有す。また、
単一エラー出力部を有する根ノードを除き、各ノードは
1つのS−E対出力部を有す。
次に、回路の動作を第1図及び第3A図ないし第3D図につ
いて説明する。N個の信号線10が回路に入力される。こ
れら信号線は対となり、リーフノード12に入力される。
例えば、信号線1及び2はリーフノード12aに入力され
る。リーフノード12内では、各対はORゲート50及びAND
ゲート52に入力され、1対の出力信号線、即ち、信号S
を付した信号線14及び記号Eを付した信号線16を作る
(第3A図)。S出力14は、入力のうちの少なくとも1つ
が活性であるときに活性となる。E出力16は、両方の入
力が活性であるときに活性となる。
いて説明する。N個の信号線10が回路に入力される。こ
れら信号線は対となり、リーフノード12に入力される。
例えば、信号線1及び2はリーフノード12aに入力され
る。リーフノード12内では、各対はORゲート50及びAND
ゲート52に入力され、1対の出力信号線、即ち、信号S
を付した信号線14及び記号Eを付した信号線16を作る
(第3A図)。S出力14は、入力のうちの少なくとも1つ
が活性であるときに活性となる。E出力16は、両方の入
力が活性であるときに活性となる。
リーフノード12の出力は対となり、一般ノード18の一つ
のレベルに入力される。各一般ノード18、26は、S−E
対のうちの一つを受け取るための4つの入力部を有す。
一般ノード18、26は2つのORゲート60、64、及びANDゲ
ート62を有す(第3B図)。ORゲート60の入力は、一般ノ
ードレベルMの場合には2つのリーフノード12の2つの
S出力部14に、そして一般ノードレベル1の場合には2
つの出力部20に、接続される。ANDゲート62の入力は2
つのノード12または18の同じ2つの入力部14または20に
それぞれ接続される。最後に、ORゲート64の3つの入力
は、2つのノード12または18の2つのE出力部16または
22にそれぞれ、及びANDゲート62の出力部に接続され
る。このノードは、S入力14、20の少なくとも1つが活
性であるときにS成分出力20が活性となるように、そし
て、S入力14、20の両方が活性であるか、またはE入力
16、22の少なくとも一つが活性であるときにE成分出力
22が活性となるように、作用する。
のレベルに入力される。各一般ノード18、26は、S−E
対のうちの一つを受け取るための4つの入力部を有す。
一般ノード18、26は2つのORゲート60、64、及びANDゲ
ート62を有す(第3B図)。ORゲート60の入力は、一般ノ
ードレベルMの場合には2つのリーフノード12の2つの
S出力部14に、そして一般ノードレベル1の場合には2
つの出力部20に、接続される。ANDゲート62の入力は2
つのノード12または18の同じ2つの入力部14または20に
それぞれ接続される。最後に、ORゲート64の3つの入力
は、2つのノード12または18の2つのE出力部16または
22にそれぞれ、及びANDゲート62の出力部に接続され
る。このノードは、S入力14、20の少なくとも1つが活
性であるときにS成分出力20が活性となるように、そし
て、S入力14、20の両方が活性であるか、またはE入力
16、22の少なくとも一つが活性であるときにE成分出力
22が活性となるように、作用する。
根ノード28は4つの入力部を有す。これら4つの入力部
は、最低レベルの一般ノード26からS−E対20c〜20d、
22c〜22dのうちの一つの対を受け取る。根ノード28に入
ると、S出力20c〜20dはANDゲート70及びNORゲート72の
両方に入力される(第3D図)。ANDゲート70、NORゲート
72の出力、及びレベル1一般ノード22c〜22dのE出力22
c〜22dは4入力ORゲート74に入力される。ORゲート74の
出力30は回路に対するエラー信号を運ぶ。
は、最低レベルの一般ノード26からS−E対20c〜20d、
22c〜22dのうちの一つの対を受け取る。根ノード28に入
ると、S出力20c〜20dはANDゲート70及びNORゲート72の
両方に入力される(第3D図)。ANDゲート70、NORゲート
72の出力、及びレベル1一般ノード22c〜22dのE出力22
c〜22dは4入力ORゲート74に入力される。ORゲート74の
出力30は回路に対するエラー信号を運ぶ。
本発明は従来の技術に対して多くの利点を有す。その一
つは簡単なピラミッド構造設計である。この設計は追加
の信号線を含むための容易な伸張を考慮したものであ
る。これら信号線を、最小限の労力で且つ回路の基本設
計に変更を加えることなしに、追加することができる。
本発明の他の利点は、回路を通して信号を伝送するとき
に伝播遅延が最小限となることである。この特徴がある
ので、タイミングが重大問題であるという状況において
本発明を実施することができる。
つは簡単なピラミッド構造設計である。この設計は追加
の信号線を含むための容易な伸張を考慮したものであ
る。これら信号線を、最小限の労力で且つ回路の基本設
計に変更を加えることなしに、追加することができる。
本発明の他の利点は、回路を通して信号を伝送するとき
に伝播遅延が最小限となることである。この特徴がある
ので、タイミングが重大問題であるという状況において
本発明を実施することができる。
また、本発明をパイプライン構造で実施することができ
る。
る。
即ち、本発明によればN中1式検査を簡単且つ効率的に
行なうことができる。この本発明の設計は、最小限の労
力で且つ回路の構造に変更を加えることなしに容易に伸
張することを考慮したものである。また、最小限の遅延
が達成され、タイミングが重大問題である場合にこの回
路を用いることができる。
行なうことができる。この本発明の設計は、最小限の労
力で且つ回路の構造に変更を加えることなしに容易に伸
張することを考慮したものである。また、最小限の遅延
が達成され、タイミングが重大問題である場合にこの回
路を用いることができる。
第1図は本発明の実施例におけるN中1式検査回路のブ
ロック線図、第2図はノード相互間にメモリ素子を含む
N中1式検査回路のブロック線図、第3A図ないし第3D図
はN中1式検査回路の種々のノードの回路図、第4図は
インバータゲートを用いるN中1式検査回路の他のブロ
ック線図、第5A図ないし第5C図は第4図に示すN中1式
検査回路の他の実施例の種々のノードの回路図、第6A図
ないし第6D図は各ノードに対するJ個の入力部付き実施
を用いるN中1式検査回路の他のブロック線図、第7図
は本発明の他の実施例におけるN中1式検査回路のブロ
ック線図である。 12a〜12d:リーフノード 14a〜14d:シーン出力部 16a〜16d:エラー出力部 18a,18b,24,26a,26b:一般ノード 22a〜20d,22a〜22d:S−E対出力部 28:根ノード
ロック線図、第2図はノード相互間にメモリ素子を含む
N中1式検査回路のブロック線図、第3A図ないし第3D図
はN中1式検査回路の種々のノードの回路図、第4図は
インバータゲートを用いるN中1式検査回路の他のブロ
ック線図、第5A図ないし第5C図は第4図に示すN中1式
検査回路の他の実施例の種々のノードの回路図、第6A図
ないし第6D図は各ノードに対するJ個の入力部付き実施
を用いるN中1式検査回路の他のブロック線図、第7図
は本発明の他の実施例におけるN中1式検査回路のブロ
ック線図である。 12a〜12d:リーフノード 14a〜14d:シーン出力部 16a〜16d:エラー出力部 18a,18b,24,26a,26b:一般ノード 22a〜20d,22a〜22d:S−E対出力部 28:根ノード
Claims (4)
- 【請求項1】N個の信号線のうちの一つだけが活性であ
るかどうかを測定するためにN個の信号線を検査する方
法において、 (a)前記N個の信号線を、該N個の信号線の各々を該
N個の信号線の他の1つまたは1つの非活性信号線と組
にして、複数の対に形成する段階と、 (b)各対における2個の信号線の入力信号を比較して
シーン・エラー(S−E)対のリーフ結果信号を作る段
階であって、各S−E対の結果信号において、 (i)S信号を、両入力信号が非活性であるとき非活性
にし、入力信号の少なくとも一つが活性であるとき活性
状態にし、 (ii)E信号を、前記入力信号の1つだけが活性である
とき非活性にし、複数の入力信号が活性であるとき活性
にする 信号作成段階と、 (c)前記S−E対リーフ結果信号の各々を、他のS−
E対リーフの結果信号の1つと対にする段階と、 (d)各対のS成分と各対のE成分とを比較してS−E
対の一般結果信号を作る段階であって、該S−E対の一
般結果信号において、 (i)S成分を、両S成分入力信号が非活性であるとき
非活性にし、S成分入力信号の少なくとも一つが活性で
あるとき活性状態にし、 (ii)E成分を、E成分入力信号のいずれもが非活性で
あり且つS成分入力信号の1つだけが活性であるとき非
活性にし、1つ以上のE成分入力信号が活性のときまた
は両S成分入力信号が活性であるとき活性にする 信号作成段階と、 (e)前記S−E対の一般結果信号が1対になるまで前
記段階(c)及び(d)を繰り返すことによって信号線
の数を減少させる段階と、 (f)各S−E対のS成分と各S−E対のE成分とを比
較し、(i)両方のS成分入力が活性であるとき、(i
i)両方のS成分入力が非活性であるとき、又は(iii)
いずれかのE成分入力が活性であるときに活性となる1
つの最終のエラー信号を作る段階と から成ることを特徴とするN個の信号線検査方法。 - 【請求項2】N個の信号線のうちの一つだけが活性であ
るかどうかを測定するためにN個の信号線を検査する装
置において、 (A)複数のリーフノードであって、各リーフノード
が、 (1)2つのリーフ入力部を含み、そのうちの少なくと
も1つは前記N個の信号線のうちの1つに接続され、使
用しないリーフ入力信号線は非活性にされており、更
に、 (2)シーン・エラー(S−E)対のリーフ出力部を含
み、そのS成分はリーフ入力のうちの少なくとも1つが
活性であるときに活性となり、前記リーフ出力部のE成
分は両方の入力が活性であるときに活性になる 複数のリーフノードと、 (B)整数であるM個のレベルの階層に構成された複数
の一般ノードであって、各一般ノードが、 (1)(i)前記S−E対のリーフ出力部または(ii)
S−E対の一般出力部のいずれかから少なくとも1つの
S−E対を受け取るための2つのS−E対の一般入力部
と、 (2)1つのS−E対の一般出力部とを含み、該S−E
対一般出力部が、 (a)S入力の少なくとも1つが活性である場合に活性
となるS成分と、 (b)(i)E入力のうちの1つまたは複数が活性であ
るか、または(ii)両S入力が活性であるかのいずれか
の場合に活性となるE成分とから成る 複数の一般ノードと、 (C)1つの根ノードであって、該根ノードは、 (1)最低レベルの一般ノードからS−E対の一般出力
を受け取るための2つのS−E対の根入力部と、 (2)根エラー出力部とを備え、該根エラー出力部は、
(i)最低レベル一般ノード出力部の両S成分が活性で
あるか、(ii)最低レベル一般ノード出力部の両Sが非
活性であるか、または(iii)最低レベル一般ノード出
力部のエラー成分の少なくとも1つが活性であるかのい
ずれかのときに1つのエラー信号を出力する 1つの根ノードと を備えていることを特徴とするN個の信号線検査装置。 - 【請求項3】請求項2に記載の信号線検査装置におい
て、リーフノードと一般ノードとの間に、一般ノードと
該ノードと異なるレベルの一般ノードとの間に、及び最
低レベルの一般ノードと根ノードとの間に、複数のメモ
リ素子が接続されており、前記メモリ素子は、1つの信
号を記憶し、その信号が後続の信号によって書き変えら
れないように、該信号を次のレベルのノードへ通過させ
ることを特徴とする信号線検査装置。 - 【請求項4】請求項2に記載の信号線検査装置におい
て、各リーフノードには、S成分についての2つのリー
フ入力部のOR機能を成す手段と、E成分についての2つ
のリーフ入力部のAND機能を成す手段が設けられている
ことを特徴とする信号線検査装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US353717 | 1989-05-18 | ||
US07/353,717 US5067132A (en) | 1989-05-18 | 1989-05-18 | One out of n checking apparatus and method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0382973A JPH0382973A (ja) | 1991-04-08 |
JPH0687542B2 true JPH0687542B2 (ja) | 1994-11-02 |
Family
ID=23390276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12807490A Expired - Lifetime JPH0687542B2 (ja) | 1989-05-18 | 1990-05-17 | N個の信号線を検査する方法及び装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5067132A (ja) |
EP (1) | EP0425070B1 (ja) |
JP (1) | JPH0687542B2 (ja) |
AU (1) | AU630694B2 (ja) |
CA (1) | CA2016179C (ja) |
DE (1) | DE69027973T2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5373514A (en) * | 1990-09-20 | 1994-12-13 | Synopsys, Inc. | Three-state bus structure and method for generating test vectors while avoiding contention and/or floating outputs on the three-state bus |
US5907671A (en) * | 1996-09-23 | 1999-05-25 | International Business Machines Corporation | Fault tolerant system based on voting |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3428945A (en) * | 1965-05-20 | 1969-02-18 | Bell Telephone Labor Inc | Error detection circuits |
US3541507A (en) * | 1967-12-06 | 1970-11-17 | Ibm | Error checked selection circuit |
US3585637A (en) * | 1968-06-04 | 1971-06-15 | Gen Electric | Keyboard detector |
US3744024A (en) * | 1972-01-03 | 1973-07-03 | Stromberg Carlson Corp | Circuit for detecting the presence of other than one-bit-out-of-n bits |
US4020460A (en) * | 1975-11-13 | 1977-04-26 | Ibm Corporation | Method and apparatus of checking to determine if a signal is present on more than one of n lines |
US4087786A (en) * | 1976-12-08 | 1978-05-02 | Bell Telephone Laboratories, Incorporated | One-bit-out-of-N-bit checking circuit |
US4498177A (en) * | 1982-08-30 | 1985-02-05 | Sperry Corporation | M Out of N code checker circuit |
JPH0812226B2 (ja) * | 1987-01-14 | 1996-02-07 | 三菱電機株式会社 | 半導体装置 |
-
1989
- 1989-05-18 US US07/353,717 patent/US5067132A/en not_active Expired - Lifetime
-
1990
- 1990-05-07 CA CA002016179A patent/CA2016179C/en not_active Expired - Fee Related
- 1990-05-14 EP EP90305140A patent/EP0425070B1/en not_active Expired - Lifetime
- 1990-05-14 DE DE69027973T patent/DE69027973T2/de not_active Expired - Fee Related
- 1990-05-14 AU AU55002/90A patent/AU630694B2/en not_active Ceased
- 1990-05-17 JP JP12807490A patent/JPH0687542B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
AU5500290A (en) | 1990-11-22 |
EP0425070A2 (en) | 1991-05-02 |
US5067132A (en) | 1991-11-19 |
DE69027973D1 (de) | 1996-09-05 |
CA2016179A1 (en) | 1990-11-18 |
JPH0382973A (ja) | 1991-04-08 |
DE69027973T2 (de) | 1997-01-16 |
EP0425070B1 (en) | 1996-07-31 |
AU630694B2 (en) | 1992-11-05 |
EP0425070A3 (en) | 1992-09-23 |
CA2016179C (en) | 1994-03-08 |
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