JPH0687542B2 - Ｎ個の信号線を検査する方法及び装置 - Google Patents
Ｎ個の信号線を検査する方法及び装置Info
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- JPH0687542B2 JPH0687542B2 JP12807490A JP12807490A JPH0687542B2 JP H0687542 B2 JPH0687542 B2 JP H0687542B2 JP 12807490 A JP12807490 A JP 12807490A JP 12807490 A JP12807490 A JP 12807490A JP H0687542 B2 JPH0687542 B2 JP H0687542B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/085—Error detection or correction by redundancy in data representation, e.g. by using checking codes using codes with inherent redundancy, e.g. n-out-of-m codes
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- Monitoring And Testing Of Transmission In General (AREA)
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般にエラー検査に関し、特に、Ｎ個の信号線
のうちの一つが活性であるかどうかを測定することに関
する。
のうちの一つが活性であるかどうかを測定することに関
する。
プロセッサシステムにおいて、動作の状態を指示するこ
とは重要である。プロセッサは、その状態の指示をみ
て、自己の動作段階を知り、その後の種々の動作を実行
している。かかる状態の指示を行うのが状態マシンであ
り、例えば、多数のフリップフロップ等によって、状態
１から状態Ｎまでを指示するようにしている。この状態
マシンにおいては、１つの状態に対して１つのメモリ素
子が設けられ、Ｎ個の状態に対しては、Ｎ個のメモリが
設けられるのが普通である。このような状態マシンにお
いては、適正に動作しているときは、１つのメモリ素子
だけがセットされる。そして、エラーの場合には、２つ
以上のメモリ素子がセットされたり、どのメモリ素子も
セットされないことになる。エラーが生ずると、プロセ
ッサは自己の動作段階が分からなくなり、データが誤っ
て送られたり、そのエラーがシステム全体に拡がったり
する。従って、かかる状態マシンについて、そのメモリ
素子の出力信号が１つだけ活性であるかどうかを測定し
て、状態マシンが正常であるかどうかを検査することは
必要である。かかる検査は、状態マシンのＮ個の出力信
号線について、そのうちの１つだけが活性であるかどう
かを測定することによって、実施できる。
とは重要である。プロセッサは、その状態の指示をみ
て、自己の動作段階を知り、その後の種々の動作を実行
している。かかる状態の指示を行うのが状態マシンであ
り、例えば、多数のフリップフロップ等によって、状態
１から状態Ｎまでを指示するようにしている。この状態
マシンにおいては、１つの状態に対して１つのメモリ素
子が設けられ、Ｎ個の状態に対しては、Ｎ個のメモリが
設けられるのが普通である。このような状態マシンにお
いては、適正に動作しているときは、１つのメモリ素子
だけがセットされる。そして、エラーの場合には、２つ
以上のメモリ素子がセットされたり、どのメモリ素子も
セットされないことになる。エラーが生ずると、プロセ
ッサは自己の動作段階が分からなくなり、データが誤っ
て送られたり、そのエラーがシステム全体に拡がったり
する。従って、かかる状態マシンについて、そのメモリ
素子の出力信号が１つだけ活性であるかどうかを測定し
て、状態マシンが正常であるかどうかを検査することは
必要である。かかる検査は、状態マシンのＮ個の出力信
号線について、そのうちの１つだけが活性であるかどう
かを測定することによって、実施できる。
Ｎ個の信号線のうちの正に１つが活性であるかどうかを
検査するためのいくつかのエラー検出手法が立案されて
いる。例えば、米国特許第4,020,460号には、Ｎ個の信
号線上の信号のうちの補足済み信号を提供するための冗
長ハードウェアを必要とする相補手法が教示されてい
る。しかし、この米国特許のような従来の大部分の手法
はかなりの量のハードウェアを必要とし、そして、低速
であってシステム内に遅延を生じさせる可能性がある。
検査するためのいくつかのエラー検出手法が立案されて
いる。例えば、米国特許第4,020,460号には、Ｎ個の信
号線上の信号のうちの補足済み信号を提供するための冗
長ハードウェアを必要とする相補手法が教示されてい
る。しかし、この米国特許のような従来の大部分の手法
はかなりの量のハードウェアを必要とし、そして、低速
であってシステム内に遅延を生じさせる可能性がある。
本発明はハードウェアの量及び回路遅延を最小限とする
ように改良したＮ中１（one outo of N）（Ｎ個のうち
から１個を選択）式検査の装置及び方法を提供すること
を目的とする。
ように改良したＮ中１（one outo of N）（Ｎ個のうち
から１個を選択）式検査の装置及び方法を提供すること
を目的とする。
本発明の検査装置はツリー構成に設計される。Ｎ個の信
号線を２個１組の対となし、リーフノード（leaf nod
e）のセットに入力させる。残りの信号線がある場合に
は、これを非活性信号線と対にする。各リーフノードの
出力は２つの信号、即ち、「シーン」（seen）信号及び
「エラー」（error）信号から成っている。シーン信号
は、対となった信号線のうちの少なくとも一つが活性で
ある場合、且つこの場合にのみ、活性となる。エラー信
号は、対となった入力の両方が活性である場合、且つこ
の場合にのみ、活性となる。
号線を２個１組の対となし、リーフノード（leaf nod
e）のセットに入力させる。残りの信号線がある場合に
は、これを非活性信号線と対にする。各リーフノードの
出力は２つの信号、即ち、「シーン」（seen）信号及び
「エラー」（error）信号から成っている。シーン信号
は、対となった信号線のうちの少なくとも一つが活性で
ある場合、且つこの場合にのみ、活性となる。エラー信
号は、対となった入力の両方が活性である場合、且つこ
の場合にのみ、活性となる。
ツリー構成の分岐部はＭレベル（Ｍは整数）の一般ノー
ドのセットから成っている。各一般ノードは２つの「シ
ーン・エラー」（seen-error）（Ｓ−Ｅ）対の入力部を
含んでおりその、各々は、Ｓ−Ｅ対のリーフ出力部から
いずれか１つのＳ−Ｅ対を、高位レベルのＳ−Ｅ対の一
般（総合）出力部（下記を参照）からＳ−Ｅ対を、また
は非活性対を受け取る。一般ノード出力部は、「シー
ン」成分及び「エラー」成分を含む１個のＳ−Ｅ対から
成っている。「シーン」成分は、Ｓ入力のうちの少なく
とも１つが活性である場合、且つこの場合のみに、活性
となる。「エラー」成分は、１つまたは複数のＥ成分が
活性であるかまたは両方のＳ入力が活性である場合、且
つこの場合にのみ活性となる。
ドのセットから成っている。各一般ノードは２つの「シ
ーン・エラー」（seen-error）（Ｓ−Ｅ）対の入力部を
含んでおりその、各々は、Ｓ−Ｅ対のリーフ出力部から
いずれか１つのＳ−Ｅ対を、高位レベルのＳ−Ｅ対の一
般（総合）出力部（下記を参照）からＳ−Ｅ対を、また
は非活性対を受け取る。一般ノード出力部は、「シー
ン」成分及び「エラー」成分を含む１個のＳ−Ｅ対から
成っている。「シーン」成分は、Ｓ入力のうちの少なく
とも１つが活性である場合、且つこの場合のみに、活性
となる。「エラー」成分は、１つまたは複数のＥ成分が
活性であるかまたは両方のＳ入力が活性である場合、且
つこの場合にのみ活性となる。
また、本発明によれば、Ｎ個の信号線のうちの一つだけ
が活性であるかどうかを測定するためにＮ個の信号線を
検査する方法であって、（ａ）前記Ｎ個の信号線を、該
Ｎ個の信号線の各々を該Ｎ個の信号線の他の１つまたは
１つの非活性信号線と組にして、複数の対に形成する段
階と、（ｂ）各対における２個の信号線の入力信号を比
較してシーン・エラー（Ｓ−Ｅ）対のリーフ結果信号を
作る段階であって、各Ｓ−Ｅ対の結果信号において、Ｓ
信号を、両入力信号が非活性であるとき非活性にし、入
力信号の少なくとも一つが活性であるとき活性状態に
し、Ｅ信号を、前記入力信号の１つだけが活性であると
き非活性にし、複数の入力信号が活性であるとき活性に
する信号作成段階と、（ｃ）前記Ｓ−Ｅ対リーフ結果信
号の各々を、他のＳ−Ｅ対リーフの結果信号の１つと対
にする段階と、（ｄ）各対のＳ成分と各対のＥ成分とを
比較してＳ−Ｅ対の一般結果信号を作る段階であって、
該Ｓ−Ｅ対の一般結果信号において、Ｓ成分を、両Ｓ成
分入力信号が非活性であるとき非活性にし、Ｓ成分入力
信号の少なくとも一つが活性であるとき活性状態にし、
Ｅ成分を、Ｅ成分入力信号のいずれもが非活性であり且
つＳ成分入力信号の１つだけが活性であるとき非活性に
し、１つ以上のＥ成分入力信号が活性のときまたは両Ｓ
成分入力信号が活性であるとき活性にする信号作成段階
と、（ｅ）前記Ｓ−Ｅ対の一般結果信号が１対になるま
で前記段階（ｃ）及び（ｄ）を繰り返すことによって信
号線の数を減少させる段階と、（ｆ）各Ｓ−Ｅ対のＳ成
分と各Ｓ−Ｅ対のＥ成分とを比較し、両方のＳ成分入力
が活性であるとき、両方のＳ成分入力が非活性であると
き、又はいずれかのＥ成分入力が活性であるときに活性
となる１つの最終のエラー信号を作る段階とから成るこ
とを特徴とするＮ個の信号線検査方法が提供される。
が活性であるかどうかを測定するためにＮ個の信号線を
検査する方法であって、（ａ）前記Ｎ個の信号線を、該
Ｎ個の信号線の各々を該Ｎ個の信号線の他の１つまたは
１つの非活性信号線と組にして、複数の対に形成する段
階と、（ｂ）各対における２個の信号線の入力信号を比
較してシーン・エラー（Ｓ−Ｅ）対のリーフ結果信号を
作る段階であって、各Ｓ−Ｅ対の結果信号において、Ｓ
信号を、両入力信号が非活性であるとき非活性にし、入
力信号の少なくとも一つが活性であるとき活性状態に
し、Ｅ信号を、前記入力信号の１つだけが活性であると
き非活性にし、複数の入力信号が活性であるとき活性に
する信号作成段階と、（ｃ）前記Ｓ−Ｅ対リーフ結果信
号の各々を、他のＳ−Ｅ対リーフの結果信号の１つと対
にする段階と、（ｄ）各対のＳ成分と各対のＥ成分とを
比較してＳ−Ｅ対の一般結果信号を作る段階であって、
該Ｓ−Ｅ対の一般結果信号において、Ｓ成分を、両Ｓ成
分入力信号が非活性であるとき非活性にし、Ｓ成分入力
信号の少なくとも一つが活性であるとき活性状態にし、
Ｅ成分を、Ｅ成分入力信号のいずれもが非活性であり且
つＳ成分入力信号の１つだけが活性であるとき非活性に
し、１つ以上のＥ成分入力信号が活性のときまたは両Ｓ
成分入力信号が活性であるとき活性にする信号作成段階
と、（ｅ）前記Ｓ−Ｅ対の一般結果信号が１対になるま
で前記段階（ｃ）及び（ｄ）を繰り返すことによって信
号線の数を減少させる段階と、（ｆ）各Ｓ−Ｅ対のＳ成
分と各Ｓ−Ｅ対のＥ成分とを比較し、両方のＳ成分入力
が活性であるとき、両方のＳ成分入力が非活性であると
き、又はいずれかのＥ成分入力が活性であるときに活性
となる１つの最終のエラー信号を作る段階とから成るこ
とを特徴とするＮ個の信号線検査方法が提供される。
一般ノードの出力は対となり、２つの一般ノードを含む
レベルに到達するまで他のレベルの一般ノードに入力さ
れる。この時点で、前記２つの一般ノードの出力はツリ
ーの根ノードに入力される。根ノードは、２つの低位レ
ベル一般ノードのＳ−Ｅ対出力を受け取るための２つの
Ｓ−Ｅ対入力部含んでいる。根ノード出力は、Ｎ個の信
号線のうちの正に１つが活性であるかどうかを示す。根
ノードの両方のＳ入力部が活性である場合には、根ノー
ドの両方のＳ入力部が非活性となるか、または根ノード
のＥ入力部のうちの少なくとも１つが活性となり、エラ
ーが指示される。
レベルに到達するまで他のレベルの一般ノードに入力さ
れる。この時点で、前記２つの一般ノードの出力はツリ
ーの根ノードに入力される。根ノードは、２つの低位レ
ベル一般ノードのＳ−Ｅ対出力を受け取るための２つの
Ｓ−Ｅ対入力部含んでいる。根ノード出力は、Ｎ個の信
号線のうちの正に１つが活性であるかどうかを示す。根
ノードの両方のＳ入力部が活性である場合には、根ノー
ドの両方のＳ入力部が非活性となるか、または根ノード
のＥ入力部のうちの少なくとも１つが活性となり、エラ
ーが指示される。
以下、本発明をその実施例について図面を参照して詳細
に説明する。
に説明する。
一般に、当業者は、本発明の精神及び範囲を逸脱するこ
となしに、本発明の構成について種々の変更を行なうこ
とができる。即ち、本発明は以下に開示及び説明する本
発明の実施例に限定されるものではない。
となしに、本発明の構成について種々の変更を行なうこ
とができる。即ち、本発明は以下に開示及び説明する本
発明の実施例に限定されるものではない。
第１図は本発明にかかるＮ中１式検査回路のブロック線
図である。Ｎ個の信号線はリーフノード12a〜12dの群に
入力される。リーフノード12a〜12dの各々はＮ個の信号
線10のうちの少なくとも１つを受け取るための２つの入
力部を有す。例えば、リーフノード12aはその２つの入
力信号線１及び２上で受信する。リーフノードの第２の
入力部は、奇数のＮ個の信号線が存在している場合には
（図示せず）、非活性信号線に接続される。
図である。Ｎ個の信号線はリーフノード12a〜12dの群に
入力される。リーフノード12a〜12dの各々はＮ個の信号
線10のうちの少なくとも１つを受け取るための２つの入
力部を有す。例えば、リーフノード12aはその２つの入
力信号線１及び２上で受信する。リーフノードの第２の
入力部は、奇数のＮ個の信号線が存在している場合には
（図示せず）、非活性信号線に接続される。
リーフノード12a〜12dの各々は、「シーン」（seen）
（Ｓ）出力14a〜14d、及び「エラー」（error）（Ｅ）
出力16a〜16dを有す。Ｓ出力14（14a〜14dを総称的に示
す）は、入力信号のうちの少なくとも１つが活性である
ときに活性となる。Ｅ出力16（16a〜16dを総称的に示
す）は、複数の入力信号が活性であるときに活性とな
る。
（Ｓ）出力14a〜14d、及び「エラー」（error）（Ｅ）
出力16a〜16dを有す。Ｓ出力14（14a〜14dを総称的に示
す）は、入力信号のうちの少なくとも１つが活性である
ときに活性となる。Ｅ出力16（16a〜16dを総称的に示
す）は、複数の入力信号が活性であるときに活性とな
る。
複数の一般ノードが、Ｍ個のレベルを有する階層構造に
配置されている。最高レベルの一般ノード18a〜18bは、
その各々は４つの入力部を有しており、リーフノード12
a〜12dの下に配置されている。一般ノード18a〜18bの各
々の４つの入力部は２つのＳ−Ｅ対14及び16を受け取る
ように構成されている。例えば、一般ノード18aはリー
フノード12a、12bからＳ−Ｅ対14a、14b、16a、16bを受
け取る。一般ノード18a〜18bの各々は、リーフノード12
a〜12dのものと同じように、Ｓ−Ｅ対出力20、22（それ
ぞれ、20a〜20d及び22a〜22dを総称的に示す）を有す。
Ｓ成分20は、Ｓ入力の少なくとも１つが活性である場合
に活性となる。Ｅ成分22は、Ｅ入力の少なくとも１つが
活性である場合、または両方のＳ入力が活性である場合
に、活性となる。
配置されている。最高レベルの一般ノード18a〜18bは、
その各々は４つの入力部を有しており、リーフノード12
a〜12dの下に配置されている。一般ノード18a〜18bの各
々の４つの入力部は２つのＳ−Ｅ対14及び16を受け取る
ように構成されている。例えば、一般ノード18aはリー
フノード12a、12bからＳ−Ｅ対14a、14b、16a、16bを受
け取る。一般ノード18a〜18bの各々は、リーフノード12
a〜12dのものと同じように、Ｓ−Ｅ対出力20、22（それ
ぞれ、20a〜20d及び22a〜22dを総称的に示す）を有す。
Ｓ成分20は、Ｓ入力の少なくとも１つが活性である場合
に活性となる。Ｅ成分22は、Ｅ入力の少なくとも１つが
活性である場合、または両方のＳ入力が活性である場合
に、活性となる。
最高レベルの一般ノード18a〜18bに続き、（Ｍ−１）個
の低位レベルの一般ノード24がある。番号Ｍは、検査さ
れるべき信号線の数によって定まる。後続の各レベルに
ある一般ノードの数は次第に少なくなり、最低レベル
（レベル１）においては２つの一般ノード26a〜26bがあ
る。
の低位レベルの一般ノード24がある。番号Ｍは、検査さ
れるべき信号線の数によって定まる。後続の各レベルに
ある一般ノードの数は次第に少なくなり、最低レベル
（レベル１）においては２つの一般ノード26a〜26bがあ
る。
２つの最低レベル一般ノード26a〜26bのＳ−Ｅ対出力2
0、22は根ノード28に入力される。根ノード28は最後の
エラー信号を信号線30上に送り出す。このエラー信号
は、両方のＳ入力が非活性の場合、両方のＳ入力が活性
の場合、またはＥ入力の少なくとも１つが活性の場合
に、活性となる。
0、22は根ノード28に入力される。根ノード28は最後の
エラー信号を信号線30上に送り出す。このエラー信号
は、両方のＳ入力が非活性の場合、両方のＳ入力が活性
の場合、またはＥ入力の少なくとも１つが活性の場合
に、活性となる。
第２図は、種々のレベルのノード間にメモリ素子40を形
成する本発明の他の実施例を示すものである。メモリ素
子は、回路を通して伝播された信号を記憶するのに用い
られ、遅延が生じても、信号が次のステージのノードに
到達する前に失われるということのないようにする。
成する本発明の他の実施例を示すものである。メモリ素
子は、回路を通して伝播された信号を記憶するのに用い
られ、遅延が生じても、信号が次のステージのノードに
到達する前に失われるということのないようにする。
第3A図ないし第3D図は第１図に示す種々のノードの回路
図である。第3A図はリードノード12を示す。ORゲート50
は入力部をＮ信号線10のうちの２つに接続させている。
ANDゲート52はその入力部をＮ信号線10のうちの同じ２
つに接続させている。ORゲート50の出力はリーフノード
12のＳ出力である。ANDゲート52の出力はＥ出力16であ
る。
図である。第3A図はリードノード12を示す。ORゲート50
は入力部をＮ信号線10のうちの２つに接続させている。
ANDゲート52はその入力部をＮ信号線10のうちの同じ２
つに接続させている。ORゲート50の出力はリーフノード
12のＳ出力である。ANDゲート52の出力はＥ出力16であ
る。
第3B図は一般ノード18を示すものである。ORゲート60は
前の２つのノードのＳ出力14を受け取る。ANDゲート62
もまた前の２つのノードのＳ出力14を受け取る。３つの
入力部を有する第２のORゲート64は前の２つのゲートの
Ｅ出力16及びANDゲート62の出力を受け取る。ORゲート6
0の出力は一般ノード18のＳ出力20である。ORゲート64
の出力は一般ノード18のＥ出力22である。
前の２つのノードのＳ出力14を受け取る。ANDゲート62
もまた前の２つのノードのＳ出力14を受け取る。３つの
入力部を有する第２のORゲート64は前の２つのゲートの
Ｅ出力16及びANDゲート62の出力を受け取る。ORゲート6
0の出力は一般ノード18のＳ出力20である。ORゲート64
の出力は一般ノード18のＥ出力22である。
第3C図は根ノード28を示すものである。根ノード28の第
１の実施例を第3C図に示す。本実施例においては、第3B
図に示すもののような一般ノード18が用いられる。しか
し、Ｓ出力はインバータ66を通って送り出され、次い
で、Ｅ出力及び反転Ｓ出力がORゲート68に入力される。
ORゲート68の出力はエラー信号である。
１の実施例を第3C図に示す。本実施例においては、第3B
図に示すもののような一般ノード18が用いられる。しか
し、Ｓ出力はインバータ66を通って送り出され、次い
で、Ｅ出力及び反転Ｓ出力がORゲート68に入力される。
ORゲート68の出力はエラー信号である。
更に他の実施例を第3D図に示す。ANDゲート70は、入力
部を、最低レベル一般ノード26（26a〜26bを総称的に示
す）のＳ出力部20に接続させている。NORゲート72も入
力部を最低レベル一般ノード26のＳ出力部20に接続させ
ている。４つの入力ORゲート74は２つの入力部を最低レ
ベル一般ノード26のＥ出力部22に接続させている。ま
た、ORゲート74はANDゲート70及びNORゲート72の出力を
受け取る。Ｎ個の入力線のうちの正に１つが活性である
ときに、ORゲート74の出力は非活性となる。Ｎ個の入力
線のうちのゼロまたは複数の線が活性であるときに、OR
ゲート74の出力は活性となり、エラーを指示する。
部を、最低レベル一般ノード26（26a〜26bを総称的に示
す）のＳ出力部20に接続させている。NORゲート72も入
力部を最低レベル一般ノード26のＳ出力部20に接続させ
ている。４つの入力ORゲート74は２つの入力部を最低レ
ベル一般ノード26のＥ出力部22に接続させている。ま
た、ORゲート74はANDゲート70及びNORゲート72の出力を
受け取る。Ｎ個の入力線のうちの正に１つが活性である
ときに、ORゲート74の出力は非活性となる。Ｎ個の入力
線のうちのゼロまたは複数の線が活性であるときに、OR
ゲート74の出力は活性となり、エラーを指示する。
第４図は反転機能を用いて実現された本発明の他の実施
例を示すものである。若干の状況においては、これら反
転機能を用いて速度を上げることができる。第４図に示
す回路は第１図に示すものと同じように働く。
例を示すものである。若干の状況においては、これら反
転機能を用いて速度を上げることができる。第４図に示
す回路は第１図に示すものと同じように働く。
第5A図ないし第5C図は第４図に示してある種々のノード
を示すものである。第5A図は、出力信号が逆転されると
いう点を除き、第3A図と同じリーフノードを示すもので
ある。第5B図及び第5C図は第４図の実施例実現のための
一般ノードを示すものである。第5B図は、リーフノード
の下の第１レベルの一般ノード内の一つの一般ノードを
示すものであり、これは、出力信号が逆転されるという
点を除き、第3B図の一般ノードと同じである。第４図か
ら解るように、次のレベルの一般ノードはその出力部に
インバータを有す。従って、このレベルの一般ノードは
異なる構成を有することとなる。この構成を第5C図に示
す。入力部にインバータを持つORゲート80、及び入力部
にインバータを持つNANDゲート82が、第5B図に示すもの
のような最低レベル一般ノードの逆転済みＳ出力を受け
取る。入力部にインバータを持つ第２の３つのORゲート
84は、第５図に示すもののような最低レベル一般ノード
の２つの反転Ｅ出力、及びNANDゲート82の出力を受け取
る。回路内の一般ノードのレベルは２つの型の一般ノー
ド間で交互に繰り返す。
を示すものである。第5A図は、出力信号が逆転されると
いう点を除き、第3A図と同じリーフノードを示すもので
ある。第5B図及び第5C図は第４図の実施例実現のための
一般ノードを示すものである。第5B図は、リーフノード
の下の第１レベルの一般ノード内の一つの一般ノードを
示すものであり、これは、出力信号が逆転されるという
点を除き、第3B図の一般ノードと同じである。第４図か
ら解るように、次のレベルの一般ノードはその出力部に
インバータを有す。従って、このレベルの一般ノードは
異なる構成を有することとなる。この構成を第5C図に示
す。入力部にインバータを持つORゲート80、及び入力部
にインバータを持つNANDゲート82が、第5B図に示すもの
のような最低レベル一般ノードの逆転済みＳ出力を受け
取る。入力部にインバータを持つ第２の３つのORゲート
84は、第５図に示すもののような最低レベル一般ノード
の２つの反転Ｅ出力、及びNANDゲート82の出力を受け取
る。回路内の一般ノードのレベルは２つの型の一般ノー
ド間で交互に繰り返す。
図面には第４図に示す形式の他の実施例の根ノードを示
す図はない。この実施例の根ノードは２つの形式のうち
の一つをとることができる。最低レベル一般ノードが第
5C図に示す型のものである場合には、第3C図に示すもの
のような普通の根ノードを用いることができる。最低レ
ベル一般ノードが第5B図に示す型のものである場合に
は、４つの入力信号線の各々にインバータがある普通の
根ノードを用いることができる。
す図はない。この実施例の根ノードは２つの形式のうち
の一つをとることができる。最低レベル一般ノードが第
5C図に示す型のものである場合には、第3C図に示すもの
のような普通の根ノードを用いることができる。最低レ
ベル一般ノードが第5B図に示す型のものである場合に
は、４つの入力信号線の各々にインバータがある普通の
根ノードを用いることができる。
第6A図ないし第6D図は、単一ノードに対してｊ個の入力
（第6A図及び第6B図）を実現することを概括的に示す本
発明の他の実施例を示すものである。第6C図及び第6D図
は３つの入力及び８つの入力をそれぞれ示す線図であ
る。
（第6A図及び第6B図）を実現することを概括的に示す本
発明の他の実施例を示すものである。第6C図及び第6D図
は３つの入力及び８つの入力をそれぞれ示す線図であ
る。
第７図は第6C図のノードを用いる本発明の他の実施例を
示すものである。この場合、Ｎは27に等しく、ｊは３に
等しい。９個のリーフノード、３個の一般ノード、及び
１個の根ノードが用いられる。各リーフノードは３つの
入力部を有し、各一般ノードは３つのＳ−Ｅ対入力部を
有し、根ノードは３つのＳ−Ｅ対入力部を有す。また、
単一エラー出力部を有する根ノードを除き、各ノードは
１つのＳ−Ｅ対出力部を有す。
示すものである。この場合、Ｎは27に等しく、ｊは３に
等しい。９個のリーフノード、３個の一般ノード、及び
１個の根ノードが用いられる。各リーフノードは３つの
入力部を有し、各一般ノードは３つのＳ−Ｅ対入力部を
有し、根ノードは３つのＳ−Ｅ対入力部を有す。また、
単一エラー出力部を有する根ノードを除き、各ノードは
１つのＳ−Ｅ対出力部を有す。
次に、回路の動作を第１図及び第3A図ないし第3D図につ
いて説明する。Ｎ個の信号線10が回路に入力される。こ
れら信号線は対となり、リーフノード12に入力される。
例えば、信号線１及び２はリーフノード12aに入力され
る。リーフノード12内では、各対はORゲート50及びAND
ゲート52に入力され、１対の出力信号線、即ち、信号Ｓ
を付した信号線14及び記号Ｅを付した信号線16を作る
（第3A図）。Ｓ出力14は、入力のうちの少なくとも１つ
が活性であるときに活性となる。Ｅ出力16は、両方の入
力が活性であるときに活性となる。
いて説明する。Ｎ個の信号線10が回路に入力される。こ
れら信号線は対となり、リーフノード12に入力される。
例えば、信号線１及び２はリーフノード12aに入力され
る。リーフノード12内では、各対はORゲート50及びAND
ゲート52に入力され、１対の出力信号線、即ち、信号Ｓ
を付した信号線14及び記号Ｅを付した信号線16を作る
（第3A図）。Ｓ出力14は、入力のうちの少なくとも１つ
が活性であるときに活性となる。Ｅ出力16は、両方の入
力が活性であるときに活性となる。
リーフノード12の出力は対となり、一般ノード18の一つ
のレベルに入力される。各一般ノード18、26は、Ｓ−Ｅ
対のうちの一つを受け取るための４つの入力部を有す。
一般ノード18、26は２つのORゲート60、64、及びANDゲ
ート62を有す（第3B図）。ORゲート60の入力は、一般ノ
ードレベルＭの場合には２つのリーフノード12の２つの
Ｓ出力部14に、そして一般ノードレベル１の場合には２
つの出力部20に、接続される。ANDゲート62の入力は２
つのノード12または18の同じ２つの入力部14または20に
それぞれ接続される。最後に、ORゲート64の３つの入力
は、２つのノード12または18の２つのＥ出力部16または
22にそれぞれ、及びANDゲート62の出力部に接続され
る。このノードは、Ｓ入力14、20の少なくとも１つが活
性であるときにＳ成分出力20が活性となるように、そし
て、Ｓ入力14、20の両方が活性であるか、またはＥ入力
16、22の少なくとも一つが活性であるときにＥ成分出力
22が活性となるように、作用する。
のレベルに入力される。各一般ノード18、26は、Ｓ−Ｅ
対のうちの一つを受け取るための４つの入力部を有す。
一般ノード18、26は２つのORゲート60、64、及びANDゲ
ート62を有す（第3B図）。ORゲート60の入力は、一般ノ
ードレベルＭの場合には２つのリーフノード12の２つの
Ｓ出力部14に、そして一般ノードレベル１の場合には２
つの出力部20に、接続される。ANDゲート62の入力は２
つのノード12または18の同じ２つの入力部14または20に
それぞれ接続される。最後に、ORゲート64の３つの入力
は、２つのノード12または18の２つのＥ出力部16または
22にそれぞれ、及びANDゲート62の出力部に接続され
る。このノードは、Ｓ入力14、20の少なくとも１つが活
性であるときにＳ成分出力20が活性となるように、そし
て、Ｓ入力14、20の両方が活性であるか、またはＥ入力
16、22の少なくとも一つが活性であるときにＥ成分出力
22が活性となるように、作用する。
根ノード28は４つの入力部を有す。これら４つの入力部
は、最低レベルの一般ノード26からＳ−Ｅ対20c〜20d、
22c〜22dのうちの一つの対を受け取る。根ノード28に入
ると、Ｓ出力20c〜20dはANDゲート70及びNORゲート72の
両方に入力される（第3D図）。ANDゲート70、NORゲート
72の出力、及びレベル１一般ノード22c〜22dのＥ出力22
c〜22dは４入力ORゲート74に入力される。ORゲート74の
出力30は回路に対するエラー信号を運ぶ。
は、最低レベルの一般ノード26からＳ−Ｅ対20c〜20d、
22c〜22dのうちの一つの対を受け取る。根ノード28に入
ると、Ｓ出力20c〜20dはANDゲート70及びNORゲート72の
両方に入力される（第3D図）。ANDゲート70、NORゲート
72の出力、及びレベル１一般ノード22c〜22dのＥ出力22
c〜22dは４入力ORゲート74に入力される。ORゲート74の
出力30は回路に対するエラー信号を運ぶ。
本発明は従来の技術に対して多くの利点を有す。その一
つは簡単なピラミッド構造設計である。この設計は追加
の信号線を含むための容易な伸張を考慮したものであ
る。これら信号線を、最小限の労力で且つ回路の基本設
計に変更を加えることなしに、追加することができる。
本発明の他の利点は、回路を通して信号を伝送するとき
に伝播遅延が最小限となることである。この特徴がある
ので、タイミングが重大問題であるという状況において
本発明を実施することができる。
つは簡単なピラミッド構造設計である。この設計は追加
の信号線を含むための容易な伸張を考慮したものであ
る。これら信号線を、最小限の労力で且つ回路の基本設
計に変更を加えることなしに、追加することができる。
本発明の他の利点は、回路を通して信号を伝送するとき
に伝播遅延が最小限となることである。この特徴がある
ので、タイミングが重大問題であるという状況において
本発明を実施することができる。
また、本発明をパイプライン構造で実施することができ
る。
る。
即ち、本発明によればＮ中１式検査を簡単且つ効率的に
行なうことができる。この本発明の設計は、最小限の労
力で且つ回路の構造に変更を加えることなしに容易に伸
張することを考慮したものである。また、最小限の遅延
が達成され、タイミングが重大問題である場合にこの回
路を用いることができる。
行なうことができる。この本発明の設計は、最小限の労
力で且つ回路の構造に変更を加えることなしに容易に伸
張することを考慮したものである。また、最小限の遅延
が達成され、タイミングが重大問題である場合にこの回
路を用いることができる。
第１図は本発明の実施例におけるＮ中１式検査回路のブ
ロック線図、第２図はノード相互間にメモリ素子を含む
Ｎ中１式検査回路のブロック線図、第3A図ないし第3D図
はＮ中１式検査回路の種々のノードの回路図、第４図は
インバータゲートを用いるＮ中１式検査回路の他のブロ
ック線図、第5A図ないし第5C図は第４図に示すＮ中１式
検査回路の他の実施例の種々のノードの回路図、第6A図
ないし第6D図は各ノードに対するＪ個の入力部付き実施
を用いるＮ中１式検査回路の他のブロック線図、第７図
は本発明の他の実施例におけるＮ中１式検査回路のブロ
ック線図である。 12a〜12d:リーフノード 14a〜14d:シーン出力部 16a〜16d:エラー出力部 18a,18b,24,26a,26b:一般ノード 22a〜20d,22a〜22d:S−Ｅ対出力部 28:根ノード
ロック線図、第２図はノード相互間にメモリ素子を含む
Ｎ中１式検査回路のブロック線図、第3A図ないし第3D図
はＮ中１式検査回路の種々のノードの回路図、第４図は
インバータゲートを用いるＮ中１式検査回路の他のブロ
ック線図、第5A図ないし第5C図は第４図に示すＮ中１式
検査回路の他の実施例の種々のノードの回路図、第6A図
ないし第6D図は各ノードに対するＪ個の入力部付き実施
を用いるＮ中１式検査回路の他のブロック線図、第７図
は本発明の他の実施例におけるＮ中１式検査回路のブロ
ック線図である。 12a〜12d:リーフノード 14a〜14d:シーン出力部 16a〜16d:エラー出力部 18a,18b,24,26a,26b:一般ノード 22a〜20d,22a〜22d:S−Ｅ対出力部 28:根ノード
Claims (4)
- 【請求項１】Ｎ個の信号線のうちの一つだけが活性であ
るかどうかを測定するためにＮ個の信号線を検査する方
法において、 （ａ）前記Ｎ個の信号線を、該Ｎ個の信号線の各々を該
Ｎ個の信号線の他の１つまたは１つの非活性信号線と組
にして、複数の対に形成する段階と、 （ｂ）各対における２個の信号線の入力信号を比較して
シーン・エラー（Ｓ−Ｅ）対のリーフ結果信号を作る段
階であって、各Ｓ−Ｅ対の結果信号において、 （ｉ）Ｓ信号を、両入力信号が非活性であるとき非活性
にし、入力信号の少なくとも一つが活性であるとき活性
状態にし、 （ii）Ｅ信号を、前記入力信号の１つだけが活性である
とき非活性にし、複数の入力信号が活性であるとき活性
にする 信号作成段階と、 （ｃ）前記Ｓ−Ｅ対リーフ結果信号の各々を、他のＳ−
Ｅ対リーフの結果信号の１つと対にする段階と、 （ｄ）各対のＳ成分と各対のＥ成分とを比較してＳ−Ｅ
対の一般結果信号を作る段階であって、該Ｓ−Ｅ対の一
般結果信号において、 （ｉ）Ｓ成分を、両Ｓ成分入力信号が非活性であるとき
非活性にし、Ｓ成分入力信号の少なくとも一つが活性で
あるとき活性状態にし、 （ii）Ｅ成分を、Ｅ成分入力信号のいずれもが非活性で
あり且つＳ成分入力信号の１つだけが活性であるとき非
活性にし、１つ以上のＥ成分入力信号が活性のときまた
は両Ｓ成分入力信号が活性であるとき活性にする 信号作成段階と、 （ｅ）前記Ｓ−Ｅ対の一般結果信号が１対になるまで前
記段階（ｃ）及び（ｄ）を繰り返すことによって信号線
の数を減少させる段階と、 （ｆ）各Ｓ−Ｅ対のＳ成分と各Ｓ−Ｅ対のＥ成分とを比
較し、（ｉ）両方のＳ成分入力が活性であるとき、（i
i）両方のＳ成分入力が非活性であるとき、又は（iii）
いずれかのＥ成分入力が活性であるときに活性となる１
つの最終のエラー信号を作る段階と から成ることを特徴とするＮ個の信号線検査方法。 - 【請求項２】Ｎ個の信号線のうちの一つだけが活性であ
るかどうかを測定するためにＮ個の信号線を検査する装
置において、 （Ａ）複数のリーフノードであって、各リーフノード
が、 （１）２つのリーフ入力部を含み、そのうちの少なくと
も１つは前記Ｎ個の信号線のうちの１つに接続され、使
用しないリーフ入力信号線は非活性にされており、更
に、 （２）シーン・エラー（Ｓ−Ｅ）対のリーフ出力部を含
み、そのＳ成分はリーフ入力のうちの少なくとも１つが
活性であるときに活性となり、前記リーフ出力部のＥ成
分は両方の入力が活性であるときに活性になる 複数のリーフノードと、 （Ｂ）整数であるＭ個のレベルの階層に構成された複数
の一般ノードであって、各一般ノードが、 （１）（ｉ）前記Ｓ−Ｅ対のリーフ出力部または（ii）
Ｓ−Ｅ対の一般出力部のいずれかから少なくとも１つの
Ｓ−Ｅ対を受け取るための２つのＳ−Ｅ対の一般入力部
と、 （２）１つのＳ−Ｅ対の一般出力部とを含み、該Ｓ−Ｅ
対一般出力部が、 （ａ）Ｓ入力の少なくとも１つが活性である場合に活性
となるＳ成分と、 （ｂ）（ｉ）Ｅ入力のうちの１つまたは複数が活性であ
るか、または（ii）両Ｓ入力が活性であるかのいずれか
の場合に活性となるＥ成分とから成る 複数の一般ノードと、 （Ｃ）１つの根ノードであって、該根ノードは、 （１）最低レベルの一般ノードからＳ−Ｅ対の一般出力
を受け取るための２つのＳ−Ｅ対の根入力部と、 （２）根エラー出力部とを備え、該根エラー出力部は、
（ｉ）最低レベル一般ノード出力部の両Ｓ成分が活性で
あるか、（ii）最低レベル一般ノード出力部の両Ｓが非
活性であるか、または（iii）最低レベル一般ノード出
力部のエラー成分の少なくとも１つが活性であるかのい
ずれかのときに１つのエラー信号を出力する １つの根ノードと を備えていることを特徴とするＮ個の信号線検査装置。 - 【請求項３】請求項２に記載の信号線検査装置におい
て、リーフノードと一般ノードとの間に、一般ノードと
該ノードと異なるレベルの一般ノードとの間に、及び最
低レベルの一般ノードと根ノードとの間に、複数のメモ
リ素子が接続されており、前記メモリ素子は、１つの信
号を記憶し、その信号が後続の信号によって書き変えら
れないように、該信号を次のレベルのノードへ通過させ
ることを特徴とする信号線検査装置。 - 【請求項４】請求項２に記載の信号線検査装置におい
て、各リーフノードには、Ｓ成分についての２つのリー
フ入力部のOR機能を成す手段と、Ｅ成分についての２つ
のリーフ入力部のAND機能を成す手段が設けられている
ことを特徴とする信号線検査装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US353717 | 1989-05-18 | ||
| US07/353,717 US5067132A (en) | 1989-05-18 | 1989-05-18 | One out of n checking apparatus and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0382973A JPH0382973A (ja) | 1991-04-08 |
| JPH0687542B2 true JPH0687542B2 (ja) | 1994-11-02 |
Family
ID=23390276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12807490A Expired - Lifetime JPH0687542B2 (ja) | 1989-05-18 | 1990-05-17 | Ｎ個の信号線を検査する方法及び装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5067132A (ja) |
| EP (1) | EP0425070B1 (ja) |
| JP (1) | JPH0687542B2 (ja) |
| AU (1) | AU630694B2 (ja) |
| CA (1) | CA2016179C (ja) |
| DE (1) | DE69027973T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373514A (en) * | 1990-09-20 | 1994-12-13 | Synopsys, Inc. | Three-state bus structure and method for generating test vectors while avoiding contention and/or floating outputs on the three-state bus |
| US5907671A (en) * | 1996-09-23 | 1999-05-25 | International Business Machines Corporation | Fault tolerant system based on voting |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3428945A (en) * | 1965-05-20 | 1969-02-18 | Bell Telephone Labor Inc | Error detection circuits |
| US3541507A (en) * | 1967-12-06 | 1970-11-17 | Ibm | Error checked selection circuit |
| US3585637A (en) * | 1968-06-04 | 1971-06-15 | Gen Electric | Keyboard detector |
| US3744024A (en) * | 1972-01-03 | 1973-07-03 | Stromberg Carlson Corp | Circuit for detecting the presence of other than one-bit-out-of-n bits |
| US4020460A (en) * | 1975-11-13 | 1977-04-26 | Ibm Corporation | Method and apparatus of checking to determine if a signal is present on more than one of n lines |
| US4087786A (en) * | 1976-12-08 | 1978-05-02 | Bell Telephone Laboratories, Incorporated | One-bit-out-of-N-bit checking circuit |
| US4498177A (en) * | 1982-08-30 | 1985-02-05 | Sperry Corporation | M Out of N code checker circuit |
| JPH0812226B2 (ja) * | 1987-01-14 | 1996-02-07 | 三菱電機株式会社 | 半導体装置 |
-
1989
- 1989-05-18 US US07/353,717 patent/US5067132A/en not_active Expired - Lifetime
-
1990
- 1990-05-07 CA CA002016179A patent/CA2016179C/en not_active Expired - Fee Related
- 1990-05-14 EP EP90305140A patent/EP0425070B1/en not_active Expired - Lifetime
- 1990-05-14 DE DE69027973T patent/DE69027973T2/de not_active Expired - Fee Related
- 1990-05-14 AU AU55002/90A patent/AU630694B2/en not_active Ceased
- 1990-05-17 JP JP12807490A patent/JPH0687542B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| AU5500290A (en) | 1990-11-22 |
| EP0425070A2 (en) | 1991-05-02 |
| US5067132A (en) | 1991-11-19 |
| DE69027973D1 (de) | 1996-09-05 |
| CA2016179A1 (en) | 1990-11-18 |
| JPH0382973A (ja) | 1991-04-08 |
| DE69027973T2 (de) | 1997-01-16 |
| EP0425070B1 (en) | 1996-07-31 |
| AU630694B2 (en) | 1992-11-05 |
| EP0425070A3 (en) | 1992-09-23 |
| CA2016179C (en) | 1994-03-08 |
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