JPH0382973A - Ｎ個の信号線を検査する方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般にエラー検査に関し、特に、Ｎ個の信号線
のうちの一つが活性であるかどうかを測定することに関
する。

〔従来の技術〕

状態当たり１メモリ素子設計の状態マシンの実現が望ま
しいことがしばしばある。一般に、かかる状態マシンは
正常動作中に正に１メモリ素子をセットさせる。システ
ム内にエラーがあると、Ｎ個のメモリ素子のうちの複数
の素子がセットされるか、またはセットされる素子がな
い。かかるエラーが生ずると、データが誤って導かれ、
そしてエラーがシステム中に伝播される可能性がある。

従って、この形式の状態マシンを試験し、信号線のうち
の正に１つが活性であるかどうかを測定することが有利
である。

Ｎ個の信号線のうちの正に１つが活性であるかどうかを
検査するためのいくつかのエラー検出手法が立案されて
いる。例えば、米国特許第４．０２０，４６０号には、
Ｎ個の信号線上の信号のうちの補足済み信号を提供する
ための冗長ハードウェアを必要とする相補手法が教示さ
れている。しかし、この米国特許のような従来の大部分
の手法はかなりの量のハードウェアを必要とし、そして
、低速であってシステム内に遅延を生しさせる可能性が
ある。

〔発明が解決しようとする課題〕

本発明はハードウェアの量及び回路遅延を最小限とする
ように改良したＮ中１　　（ｏｎｅ　ｏｕｔｏ　ｏｆ　
Ｎ）（Ｎ個のうちから１個を選択）式検査の装置及び方
法を提供することを目的とする。

〔課題を解決するための手段〕

本発明の検査装置はツリー構成に設計される。

Ｎ個の信号線を２個１組の対となし、リーフノード（ｌ
ｅａｆ　ｎｏｄｅ）のセットに入力させる。残りの信号
線がある場合には、これを非活性信号線と対にする。各
リーフノードの出力は２つの信号、即ち、「シーンＪ　
　（ｓｅｅｎ）信号及び「エラーＪ　（ｅｒｒｏｒ）信
号から戒っている。シーン信号は、対となった０ 信号線のうちの少なくとも一つが活性である場合、且つ
この場合にのみ、活性となる。エラー信号は、対となっ
た入力の両方が活性である場合、且つこの場合にのみ、
活性となる。

ツリー構成の分岐部はＭレベル（Ｍは整数）の−酸ノー
ドのセットから戒っている。各−酸ノードは２つの「シ
ーン・エラーＪ　（ｓｅｅｎ−ｅｒｒｏｒ）　（Ｓ−Ｅ
）対の入力部を含んでおりその、各々は、Ｓ−Ｅ対のリ
ーフ出力部からいずれか１つのＳ−Ｅ対を、高位レベル
のＳ−Ｅ対の一般（総合）出力部（下記を参照）からＳ
−Ｅ対を、または非活性対を受け取る。一般ノード出力
部は、「シーン」成分及び「エラー」成分を含む１個の
Ｓ−Ｅ対から戒っている。「シーン」成分は、Ｓ入力の
うちの少なくとも１つが活性である場合、且つこの場合
のみに、活性となる。「エラー」成分は、１つまたは複
数のＥ成分が活性であるかまたは両方のＳ入力が活性で
ある場合、且つこの場合にのみ活性となる。

（作　用〕 一般ノードの出力は対となり、２つの一般ノードを含む
レベルに到達するまで他のレベルの一般ノードに入力さ
れる。この時点で、前記２つの一般ノードの出力はツリ
ーの根ノードＧこ入力される。

根ノードは、２つの低位レベル−酸ノードのＳＥ対出力
を受け取るための２つのＳ−Ｅ耐入力部含んでいる。根
ノード出力は、Ｎ個の信号線のうちの正に１つが活性で
あるかどうかを示す。根ノードの両方のＳ入力部が活性
である場合には、徂ノードの両方のＳ入力部が非活性と
なるか、または根ノードのＥ入力部のうちの少なくとも
１つが活性となり、エラーが指示される。

以下、本発明をその実施例について図面を参照して詳細
に説明する。

〔実施例〕

一般に、当業者は、本発明の精神及び範囲を逸脱するこ
となしに、本発明の構成について種々の変更を行なうこ
とができる。即ち、本発明は以下に開示及び説明する本
発明の実施例に限定されるものではない。

第１図は本発明にかかるＮ中１式検査回路のブロック線
図である。Ｎ個の信号線はリーフノード１２２〜１．２
　ｄの群に入力される。リーフノード１２２〜１２ｄの
各々はＮ個の信号線ｌＯのうちの少なくとも１つを受け
取るための２つの入力部を有す。例えば、リーフノード
１２ａはその２つの入力信号線１及び２上で受信する。

リーフノードの第２の入力部は、奇数のＮ個の信号線が
存在している場合には（図示せず）、非活性信号線に接
続される。

リーフノード１２ａ〜１．２　ｄの各々は、「シンＪ　
　（ｓｅｅｎ）　　（Ｓ　）出力１４．ａ−１４ｄ、及
び「エラーＪ　（ｅｒｒｏｒ）　　（Ｅ）出力１６ａ　
〜１６ｄを有す。Ｓ出力１４（１４ａ〜１４ｄを総称的
に示す）は、入力信号のうちの少なくとも１つが活性で
あるときに活性となる。Ｅ出力１６（１６２〜１６ｄを
総称的に示す）は、複数の入力信号が活性であるときに
活性となる。

複数の一般ノードが、Ｍ個のレベルを有する階３ 層構造に配置されている。最高レベルの一般ノード１８
ａ〜１．８　ｂは、その各々は４つの入力部を有してお
り、リーフノード１２３〜１２ｄの下に配置されている
。−酸ノード１８ａ−１８ｂの各々の４つの入力部は２
つのＳ−Ｅ対１４及び１６を受け取るように構成されて
いる。例えば、−酸ノード１８ａはリーフノード１２ａ
、１２ｂからＳ−Ｅ対１４ａ、１．４ｂ、１６ａ、１６
ｂを受け取る。「残り」の一般ノード入力対がある場合
には、これらの入部は非活性にセットされる（図示せず
）。−酸ノード１８ａ〜１８ｂの各々は、リーフノード
１２８〜１２ｄのものと同しように、Ｓ−Ｅ対出力２０
．２２　（それぞれ、２０ａ〜２０ｄ及び２２ａ〜２２
ｄを総称的に示す）を有す。Ｓ成分２０は、Ｓ入力の少
なくとも１つが活性である場合に活性となる。Ｅ成分２
２は、Ｅ入力の少なくとも１つが活性である場合、また
は両方のＳ入力が活性である場合に、活性となる。

最高レベルの一般ノード１８ａ−１８ｂに続き、（Ｍ−
１）個の低位レベルの一般ノード２４があ４ る。番号Ｍは、検査されるべき信号線の数によって定ま
る。後続の各レベルにある一般ノードの数は次第に少な
くなり、最低レベル（レベル１）においては２つの一般
ノード２６ａ〜２６ｂがある。

２つの最低レベル一般ノード２６ａ〜２６ｂのＳ−Ｅ対
出力２０．２２は根ノード２８に入力される。根ノード
２８は最後のエラー信号を信号線３０上に送り出す。こ
のエラー信号は、両方のＳ入力が非活性の場合、両方の
Ｓ入力が活性の場合、またはＥ入力の少なくとも１つが
活性の場合に、活性となる。

第２図は、種々のレベルのノード間にメモリ素子４０を
形成する本発明の他の実施例を示すものである。メモリ
素子は、回路を通して伝播された信号を記憶するのに用
いられ、遅延が生しても、信号が次のステージのノード
に到達する前に失われるということのないようにする。

第３六図ないし第３Ｄ図は第１図に示す異なるノードの
回路図である。第３Ａ図はリーフノード１２を示す。Ｏ
Ｒゲート５０は入力部をＮ信号線１０のうちの２つに接
続させている。ＡＮＤゲート５２はその入力部をＮ信号
線１０のうちの同し２つに接続させている。ＯＲゲート
５０の出力はリーフノード１２のＳ出力である。ＡＮＤ
ゲート５２の出力はＥ出力１６である。

第３Ｂ図は一般ノードＩ８を示すものである。

ＯＲゲート６０は前の２つのノードのＳ出力１４を受け
取る。ＡＮＤゲート６２もまた前の２つのノードのＳ出
力１４を受け取る。３つの入力部を有する第２のＯＲゲ
ート６４は前の２つのゲートのＥ出力１６及びＡＮＤゲ
ート６２の出力を受け取る。ＯＲゲート６０の出力は一
般ノード１８のＳ出力２０である。ＯＲゲート６４の出
力は一般ノード１８のＥ出力２２である。

第３Ｃ図は根ノード２８を示すものである。根ノード２
８の第１の実施例を第３Ｃ図に示す。本実施例において
は、第３Ｂ図に示すもののような一般ノード１８が用い
られる。しかし、Ｓ出力はインバータ６６を通って送り
出され、次いで、Ｅ出力及び逆転済みＳ出力がＯＲゲー
ト６８に入力６ される。ＯＲゲート６８の出力はエラー信号である。

更に他の実施例を第３Ｄ図に示す。ＡＮＤゲート７０は
、入力部を、最低レベル−酸ノード２６（２６ａ〜２６
ｂを総称的に示す）のＳ出力部２０に接続させている。

ＮＯＲゲート７２も入力部を最低レベル−酸ノード２６
のＳ出力部２０に接続させている。４つの入力ＯＲゲー
ト７４は２つの入力部を最低レベル−酸ノード２６のＥ
出力部２２に接続させている。また、ＯＲゲート７４は
ＡＮＤゲート７０及びＮＯＲゲート７２の出力を受け取
る。Ｎ個の入力線のうちの正に１つが活性であるときに
、ＯＲゲート７４の出力は非活性となる。Ｎ個の入力線
のうちのゼロまたは複数の線が活性であるときに、ＯＲ
ゲート７４の出力は活性となり、エラーを指示する。

第４図は逆転機能を用いて実現された本発明の他の実施
例を示すものである。若干の状況においては、これら逆
転機能を用いて速度を上げることができる。第４図に示
す回路は第１図に示すもの７ と同しように働く。

第５八図ないし第５Ｃ図は第４図に示しである異なるノ
ードを示すものである。第５Ａ図は、出力信号が逆転さ
れるという点を除き、第３Ａ図と同じリーフノードを示
すものである。第５Ｂ図及び第５Ｃ図は更に他の実施例
実現のための一般ノードを示すものである。第５Ｂ図は
、リーフノードの下の第ルヘルの一般ノード内の一つの
一般ノードを示すものであり、これは、出力信号が逆転
されるという点を除き、第３Ｂ図の一般ノードと同しで
ある。第４図から解るように、次のレベルの一般ノード
はその出力部にインバータを有す。

従って、このレベルの一般ノードは異なる設計を有する
こととなる。この設計を第５Ｃ図に示す。

入力部にインバータを持つＯＲゲート８０、及び入力部
にインバータを持つＮＡＮＤゲート８２が、第５Ｂ図に
示すもののような最低レベル−酸ノードの逆転済みＳ出
力を受け取る。入力部にインバータを持つ第２の３つの
ＯＲゲート８４は、第５図に示すもののような最低レベ
ル−酸ノードの２８ つの逆転済みＥ出力、及びＮＡＮＤゲート８２の出力を
受け取る。回路内の一般ノードのレベルは２つの型の一
般ノード間で交互に繰り返す。

図面には第４図に示す形式の他の実施例の根ノドを示す
図はない。この実施例の根ノードは２つの形式のうちの
一つをとることができる。最低レベル一般ノードが第５
Ｃ図に示す型のものである場合には、第３Ｃ図に示すも
ののような普通の根ノードを用いることができる。最低
レベル一般ノードが第５Ｂ図に示す型のものである場合
には、４つの入力信号線の各々にインバータがある普通
の根ノードを用いることができる。

第６八図ないし第６Ｄ図は、単一ノードに対してｊ個の
入力（第６Ａ図及び第６Ｂ図）を実現することを概括的
に示す本発明の他の実施例を示すものである。第６Ｃ図
及び第６Ｄ図は３つの入力及び８つの入力をそれぞれ示
す線図である。

第７図は第６Ｃ図のノードを用いる本発明の他の実施例
を示すものである。この場合、Ｎは２７に等しく、ｊは
３に等しい。９個のリーフノード、９ ３個の一般ノード、及び１個の根ノードが用いられる。

各リーフノードは３つの入力部を有し、各一般ノードは
３つのＳ−Ｂ対人刃部を有し、根ノードは３つのＳ−Ｅ
対人刃部を有す。また、単一エラー出力部を有する根ノ
ードを除き、各ノードは１つのＳ−Ｅ対出力部を有す。

次に、回路の動作を第１図及び第３六図ないし第３Ｄ図
について説明する。Ｎ個の信号線１０が回路に入力され
る。これら信号線は対となり、リーフノードＩ２に入力
される。例えば、信号線工及び２はリーフノード１２ａ
に入力される。リーフノード１２内では、多対はＯＲゲ
ート５０及びＡＮＤゲート５２に入力され、ｌ対の出力
信号線、即ち、記号Ｓを付した信号線１４及び記号Ｅを
付した信号線１６を作る（第３Ａ図）。Ｓ出力１４は、
入力のうちの少なくとも１つが活性であるときに活性と
なる。Ｅ出力１６は、両方の入力が活性であるときに活
性となる。

リーフノード１２の出力は対となり、一般ノード１Ｂの
一つのレベルに入力される。各一般ノー０ ド１８．２６は、Ｓ−Ｅ対のうちの一つを受け取るため
の４つの入力部を有す。一般ノード１８．２６は２つの
ＯＲゲート６０．６４、及びＡＮＤゲート６２を有す（
第３Ｂ図）。ＯＲゲート６０の入力は、一般ノードレベ
ルＭの場合には２つのり−フノード１２の２つのＳ出力
部１４に、そして一般ノードレベル１の場合番こは２つ
の出力部２０に、接続される。ＡＮＤゲート６２の入力
は２つのノード１２または１８の同じ２つの入力部１４
または２０にそれぞれ接続される。最後に、ＯＲゲート
６４の３つの入力は、２つのノード１２または１８の２
つのＳ出力部１６または２２にそれぞれ、及びＡＮＤゲ
ート６２の出力部に接続される。このノードは、Ｓ入力
１４．２０の少なくとも１つが活性であるときにＳ成分
出力２０が活性となるように、そして、Ｓ入力１４．２
゜の両方が活性であるか、またはＳ入力１６．２２の少
なくとも一つが活性であるときにＥＴＩｉ、分出力２２
が活性となるように、作用する。

根ノード２８は４つの入力部を有す。これら４１ つの入力部は、最低レベルの一般ノード２６からＳ−Ｅ
対２０ｃ〜２０ｄ、２２ｃ〜２２ｄのうちの一つの対を
受け取る。根ノード２８に入ると、Ｓ出力２０Ｃ〜２０
ｄはＡＮＤゲート７０及びＮＯＲゲート７２の両方に入
力される（第３Ｄ図）ＡＮＤゲート７０、ＮＯＲゲート
７２の出力、及びレベル１一般ノード２２Ｃ〜２２ｄの
Ｓ出力２２Ｃ〜２２ｄは４入力ＯＲゲート７４に入力さ
れるａＯＲゲート７４の出力３０は回路に対するエラー
信号を運ぶ。

〔発明の効果〕

本発明は従来の技術に対して多くの利点を有す。

その一つは簡単なピラくソド構造設計である。この設計
は追加の信号線を含むための容易な伸張を考慮したもの
である。これら信号線を、最小限の労力で且つ回路の基
本設計に変更を加えることなしに、追加することができ
る。本発明の他の利点は、回路を通して信号を伝送する
ときに伝播遅延が最小限となることである。この特徴が
あるので、タイミングが重大問題であるという状況にお
いて２ 本発明を実施することができる。

また、不発明をパイプライン構造で実施することができ
る。

即ち、本発明によればＮ中１式検査を簡単且つ効率的に
行なうことができる。この本発明の設計は、最小限の労
力で且つ回路の構造に変更を加えることなしに容易に伸
張することを考慮したものである。また、最小限の遅延
が達成され、タイミングが重大問題である場合にこの回
路を用いることができる。

【図面の簡単な説明】

第１図は本発明の実施例におけるＮ中１式検査回路のブ
ロック線図、第２図はノード相互間にメモリ素子を含む
Ｎ中１式検査回路のブロック線図、第３八図ないし第３
Ｄ図はＮ中１式検査回路の種々のノードの回路図、第４
図はインバータゲートを用いるＮ中１式検査回路の他の
ブロック線図、第５Ａ図ないし第５Ｃ図は第４図に示す
Ｎ中１式検査回路の他の実施例の種々のノードの回路図
、第６六図ないし第６Ｄ図は各ノードに対するＪ個３ の入力部付き実施を用いるＮ中１式検査回路の他のブロ
ック線図、第７図は本発明の他の実施例におけるＮ中１
式検査回路のブロック線図である。 １２ａ　〜１２ｄ：　　リーフノード １４２〜１４ｄ：　シーン出力部 １６ａ〜１６ｄ：　エラー出力部 １８ａ、１８ｂ、２４．２６ａ、２６ｂニ一般ノード ２０ａ　〜２０ｄ、　　２２ａ　〜２２ｄ：Ｓ−Ｅ対出
力部 ２８：　根ノード ４ 特開平３ ８２９７３　（９） 手 続 補 正 書 （方式） １、事件の表示 平成２年特許願第１２８０７４号 ２、発明の名称 Ｎ個の信号線を検査する方法及び装置 ３、補正をする者 事件との関係 出 願 人 ４、代 理 人 ５、補正命令の日付 平戒２年８月２８日

Claims (1)

1. 【特許請求の範囲】 １、Ｎ個の信号線のうちの一つが活性であるかどうかを
   測定するためにＮ個の信号線を検査する方法において、 （ａ）前記Ｎ個の信号線をＮ／２とＮとの間の複数の対
   になす段階であって、前記Ｎ個の信号線の各々は該Ｎ個
   の信号線のうちのいずれか他の一つまたは非活性信号線
   と対になされる段階と、 （ｂ）各対における２個の信号線上に存在する入力信号
   を比較してシーン・エラー（Ｓ−Ｅ）対のリーフ結果信
   号を作る段階であって、各Ｓ−Ｅ対の結果信号が、 （ｉ）両方の前記入力信号が非活性であることを表明す
   る非活性状態と、前記入力信号の 少なくとも一つが活性であることを表明す る活性状態との２つの状態を有するシーン 成分と、 （ｉｉ）前記入力信号のうちの１つだけが活性であるこ
   とを表明する非活性状態と、前記入 力信号のうちの１つだけが活性であること を表明する活性状態との２つの状態を有す るエラー成分と含んでいる、 信号作成段階と、 （ｃ）前記Ｓ−Ｅ対の結果信号を他のＳ−Ｅ対の結果信
   号または非活性対のいずれかの一つと更に対にする段階
   と、 （ｄ）各対のＳ成分と各対のＥ成分とを比較してＳ−Ｅ
   対の総合結果信号を作る段階とを有し、前記Ｓ−Ｅ対の
   総合結果信号は、 （ｉ）両方のシーン成分入力が非活性であることを表明
   する非活性状態と、前記シーン成 分入力の少なくとも１つが活性であること を表明する活性状態との２つの状態を有す るシーン成分と、 （ｉｉ）エラー成分入力のいずれもが活性でないこと、
   及び前記シーン成分入力のうちの１ つだけが活性であることを表明する非活性 状態と、前記エラー成分入力のうちの１つ または複数が活性であるか、または両方の シーン成分入力が活性であることを表明す る活性状態との２つの状態を有するエラー 成分とを含んでいる、 信号作成段階と、 （ｅ）１対のＳ−Ｅ対の総合結果信号が残るまで前記段
   階（ｃ）及び（ｄ）を繰り返すことによって信号線の数
   を更に減少させる段階と、 （ｆ）各対のＳ成分と各対のＥ成分とを比較し、及び（
   ｉ）両方の残留Ｓ成分入力が活性であるか、（ｉｉ）両
   方の残留Ｓ成分入力が非活性であるか、または（ｉｉｉ
   ）いずれかの残留Ｅ成分入力が活性であるかの場合に活
   性となる単一最終エラー信号を作る段階とを有するＮ個
   の信号線検査方法。 ２、Ｎ個の信号線のうちの一つが活性であるかどうかを
   測定するためにＮ個の信号線を検査する装置において、 （Ａ）Ｎ／２とＮとの間の複数のリーフノードを備え、
   各前記リーフノードは、 （１）２つのリーフ入力部を含み、そのうちの少なくと
   も１つは前記Ｎ個の信号線のうち の１つに接続され、及び全ての未使用リー フ入力信号線は非活性にセットされ、更に、（２）シー
   ン・エラー（Ｓ−Ｅ）対のリーフ出力部を含み、そのシ
   ーン成分はリーフ入力 のうちの少なくとも１つが活性であるとき に活性となり、及びそのエラー成分は両方 の入力が活性であるときに活性となり、更 に、 （Ｂ）Ｍが整数であるＭ個のレベルの階層に構成された
   複数の一般ノードを備え、各前記一般ノードは、 （１）（ｉ）Ｓ−Ｅ対のリーフ出力部、（ｉｉ）Ｓ−Ｅ
   対の一般出力部、または（ｉｉｉ）非活性対のいずれか
   の１つから少なくとも１つの Ｓ−Ｅ対を受け取るための２つのＳ−Ｅ対 の一般入力部と、 （２）１個のＳ−Ｅ対の一般出力部とを含み、前記１つ
   のＳ−Ｅ対の一般出力部は、 （ａ）Ｓ入力のうちの少なくとも１つが活性である場合
   に活性となるシーン成分と、 （ｂ）（ｉ）Ｅ入力のうちの１つまたは複数が活性であ
   るか、または（ｉｉ）両方のＳ入 力が活性であるかのいずれか１つの場合 に活性となるエラー成分とを含み、更に、 （Ｃ）１つの根を備えて成り、前記根は、 （１）最低レベルの一般ノードから２つのＳ−Ｅ対の一
   般出力を受け取るための２つのＳ −Ｅ対根入力部と、 （２）（ｉ）両方の最低レベル一般ノード出力のシーン
   成分が活性であるか、（ｉｉ）両方の最低レベル一般ノ
   ード出力のシーン成分が 非活性であるか、または（ｉｉｉ）最低レベル一般ノー
   ド出力のエラー成分の少なくとも １つが活性であるかのいずれか１つのとき にエラー信号を出力するための根エラー出 力部とを含んでいることを特徴とするＮ個 の信号線検査装置。 ３、リーフノードと一般ノードとの間に、各レベルの一
   般ノード相互間に、及び最低レベルの一般ノードと根ノ
   ードとの間に接続された複数のメモリ素子を更に備えて
   おり、前記メモリ素子は、信号を記憶し、及びこれを次
   のレベルのノードへ通過させることが可能であり、もっ
   て前記信号が後続の信号によって書き込み直されること
   がないことを特徴とする請求項２記載のＮ個の信号線検
   査装置。 ４、Ｎ個の線路のうちの正に一つが活性であるかどうか
   を測定するためにＮ個の線路を検査するための装置にお
   いて、 （Ａ）Ｎ／ＪとＮとの間の複数のリーフノードを備え、
   前記各リーフノードは、 （１）Ｊ個のリーフ入力部を含み、そのうちの少なくと
   も１つは前記Ｎ個の線のうちの１ つに接続され、及び全ての未使用リーフ入 力線は非活性にセットされ、更に、 （２）シーン・エラー（Ｓ−Ｅ）対リーフ出力部を含み
   、そのシーン成分は前記リーフ入 力のうちの少なくとも１つが活性であると きに活性となり、そのエラー成分は複数の 入力が活性であるときに活性となり、更に、（３）Ｍが
   整数であるＭ個のレベルの階層に構成された複数の一般
   ノードを含み、各前記 一般ノードは、 （ａ）（ｉ）Ｓ−Ｅ対リーフ出力部、（ｉｉ）Ｓ−Ｅ対
   一般出力部、または（ｉｉｉ）非活性対のいずれかの１
   つから少なくとも１つ のＳ−Ｅ対を受け取るためのＪ個のＳ− Ｅ対一般入力部と、 （ｂ）単一Ｓ−Ｅ対一般出力部とを含み、前記Ｓ−Ｅ対
   一般出力部は、 （α）Ｓ入力のうちの少なくとも１つが 活性である場合に活性となるシーン成 分と、 （β）（ｉ）１つまたは複数のＥ入力が 活性であるか、または（ｉｉ）複数のＳ 入力が活性であるかのいずれかの１つ に場合に活性となるエラー成分とを含 み、更に、 （Ｂ）１つの根ノードを備えて成り、前記根ノードは、 （１）最低レベルの一般ノードからＪ個のＳ−Ｅ対一般
   出力を受け取るためのＪ個のＳ− Ｅ対根入力部と、 （２）（ｉ）複数の最低レベル一般ノード出力のシーン
   成分が活性であるとき、（ｉｉ）全ての最低レベル一般
   ノード出力のシーン成分 が非活性であるとき、または（ｉｉｉ）最低レベル一般
   ノード出力のエラー成分の少なく とも１つが活性であるときのいずれか１つ のときにエラー信号を出力するための根エ ラー出力部とを含んでいることを特徴とす るＮ個の線路検査装置。