JPH0382973A - N個の信号線を検査する方法及び装置 - Google Patents
N個の信号線を検査する方法及び装置Info
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- JPH0382973A JPH0382973A JP2128074A JP12807490A JPH0382973A JP H0382973 A JPH0382973 A JP H0382973A JP 2128074 A JP2128074 A JP 2128074A JP 12807490 A JP12807490 A JP 12807490A JP H0382973 A JPH0382973 A JP H0382973A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/085—Error detection or correction by redundancy in data representation, e.g. by using checking codes using codes with inherent redundancy, e.g. n-out-of-m codes
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- Monitoring And Testing Of Transmission In General (AREA)
- Hardware Redundancy (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は一般にエラー検査に関し、特に、N個の信号線
のうちの一つが活性であるかどうかを測定することに関
する。
のうちの一つが活性であるかどうかを測定することに関
する。
状態当たり1メモリ素子設計の状態マシンの実現が望ま
しいことがしばしばある。一般に、かかる状態マシンは
正常動作中に正に1メモリ素子をセットさせる。システ
ム内にエラーがあると、N個のメモリ素子のうちの複数
の素子がセットされるか、またはセットされる素子がな
い。かかるエラーが生ずると、データが誤って導かれ、
そしてエラーがシステム中に伝播される可能性がある。
しいことがしばしばある。一般に、かかる状態マシンは
正常動作中に正に1メモリ素子をセットさせる。システ
ム内にエラーがあると、N個のメモリ素子のうちの複数
の素子がセットされるか、またはセットされる素子がな
い。かかるエラーが生ずると、データが誤って導かれ、
そしてエラーがシステム中に伝播される可能性がある。
従って、この形式の状態マシンを試験し、信号線のうち
の正に1つが活性であるかどうかを測定することが有利
である。
の正に1つが活性であるかどうかを測定することが有利
である。
N個の信号線のうちの正に1つが活性であるかどうかを
検査するためのいくつかのエラー検出手法が立案されて
いる。例えば、米国特許第4.020,460号には、
N個の信号線上の信号のうちの補足済み信号を提供する
ための冗長ハードウェアを必要とする相補手法が教示さ
れている。しかし、この米国特許のような従来の大部分
の手法はかなりの量のハードウェアを必要とし、そして
、低速であってシステム内に遅延を生しさせる可能性が
ある。
検査するためのいくつかのエラー検出手法が立案されて
いる。例えば、米国特許第4.020,460号には、
N個の信号線上の信号のうちの補足済み信号を提供する
ための冗長ハードウェアを必要とする相補手法が教示さ
れている。しかし、この米国特許のような従来の大部分
の手法はかなりの量のハードウェアを必要とし、そして
、低速であってシステム内に遅延を生しさせる可能性が
ある。
本発明はハードウェアの量及び回路遅延を最小限とする
ように改良したN中1 (one outo of
N)(N個のうちから1個を選択)式検査の装置及び方
法を提供することを目的とする。
ように改良したN中1 (one outo of
N)(N個のうちから1個を選択)式検査の装置及び方
法を提供することを目的とする。
本発明の検査装置はツリー構成に設計される。
N個の信号線を2個1組の対となし、リーフノード(l
eaf node)のセットに入力させる。残りの信号
線がある場合には、これを非活性信号線と対にする。各
リーフノードの出力は2つの信号、即ち、「シーンJ
(seen)信号及び「エラーJ (error)信
号から戒っている。シーン信号は、対となった0 信号線のうちの少なくとも一つが活性である場合、且つ
この場合にのみ、活性となる。エラー信号は、対となっ
た入力の両方が活性である場合、且つこの場合にのみ、
活性となる。
eaf node)のセットに入力させる。残りの信号
線がある場合には、これを非活性信号線と対にする。各
リーフノードの出力は2つの信号、即ち、「シーンJ
(seen)信号及び「エラーJ (error)信
号から戒っている。シーン信号は、対となった0 信号線のうちの少なくとも一つが活性である場合、且つ
この場合にのみ、活性となる。エラー信号は、対となっ
た入力の両方が活性である場合、且つこの場合にのみ、
活性となる。
ツリー構成の分岐部はMレベル(Mは整数)の−酸ノー
ドのセットから戒っている。各−酸ノードは2つの「シ
ーン・エラーJ (seen−error) (S−E
)対の入力部を含んでおりその、各々は、S−E対のリ
ーフ出力部からいずれか1つのS−E対を、高位レベル
のS−E対の一般(総合)出力部(下記を参照)からS
−E対を、または非活性対を受け取る。一般ノード出力
部は、「シーン」成分及び「エラー」成分を含む1個の
S−E対から戒っている。「シーン」成分は、S入力の
うちの少なくとも1つが活性である場合、且つこの場合
のみに、活性となる。「エラー」成分は、1つまたは複
数のE成分が活性であるかまたは両方のS入力が活性で
ある場合、且つこの場合にのみ活性となる。
ドのセットから戒っている。各−酸ノードは2つの「シ
ーン・エラーJ (seen−error) (S−E
)対の入力部を含んでおりその、各々は、S−E対のリ
ーフ出力部からいずれか1つのS−E対を、高位レベル
のS−E対の一般(総合)出力部(下記を参照)からS
−E対を、または非活性対を受け取る。一般ノード出力
部は、「シーン」成分及び「エラー」成分を含む1個の
S−E対から戒っている。「シーン」成分は、S入力の
うちの少なくとも1つが活性である場合、且つこの場合
のみに、活性となる。「エラー」成分は、1つまたは複
数のE成分が活性であるかまたは両方のS入力が活性で
ある場合、且つこの場合にのみ活性となる。
(作 用〕
一般ノードの出力は対となり、2つの一般ノードを含む
レベルに到達するまで他のレベルの一般ノードに入力さ
れる。この時点で、前記2つの一般ノードの出力はツリ
ーの根ノードGこ入力される。
レベルに到達するまで他のレベルの一般ノードに入力さ
れる。この時点で、前記2つの一般ノードの出力はツリ
ーの根ノードGこ入力される。
根ノードは、2つの低位レベル−酸ノードのSE対出力
を受け取るための2つのS−E耐入力部含んでいる。根
ノード出力は、N個の信号線のうちの正に1つが活性で
あるかどうかを示す。根ノードの両方のS入力部が活性
である場合には、徂ノードの両方のS入力部が非活性と
なるか、または根ノードのE入力部のうちの少なくとも
1つが活性となり、エラーが指示される。
を受け取るための2つのS−E耐入力部含んでいる。根
ノード出力は、N個の信号線のうちの正に1つが活性で
あるかどうかを示す。根ノードの両方のS入力部が活性
である場合には、徂ノードの両方のS入力部が非活性と
なるか、または根ノードのE入力部のうちの少なくとも
1つが活性となり、エラーが指示される。
以下、本発明をその実施例について図面を参照して詳細
に説明する。
に説明する。
一般に、当業者は、本発明の精神及び範囲を逸脱するこ
となしに、本発明の構成について種々の変更を行なうこ
とができる。即ち、本発明は以下に開示及び説明する本
発明の実施例に限定されるものではない。
となしに、本発明の構成について種々の変更を行なうこ
とができる。即ち、本発明は以下に開示及び説明する本
発明の実施例に限定されるものではない。
第1図は本発明にかかるN中1式検査回路のブロック線
図である。N個の信号線はリーフノード122〜1.2
dの群に入力される。リーフノード122〜12dの
各々はN個の信号線lOのうちの少なくとも1つを受け
取るための2つの入力部を有す。例えば、リーフノード
12aはその2つの入力信号線1及び2上で受信する。
図である。N個の信号線はリーフノード122〜1.2
dの群に入力される。リーフノード122〜12dの
各々はN個の信号線lOのうちの少なくとも1つを受け
取るための2つの入力部を有す。例えば、リーフノード
12aはその2つの入力信号線1及び2上で受信する。
リーフノードの第2の入力部は、奇数のN個の信号線が
存在している場合には(図示せず)、非活性信号線に接
続される。
存在している場合には(図示せず)、非活性信号線に接
続される。
リーフノード12a〜1.2 dの各々は、「シンJ
(seen) (S )出力14.a−14d、及
び「エラーJ (error) (E)出力16a
〜16dを有す。S出力14(14a〜14dを総称的
に示す)は、入力信号のうちの少なくとも1つが活性で
あるときに活性となる。E出力16(162〜16dを
総称的に示す)は、複数の入力信号が活性であるときに
活性となる。
(seen) (S )出力14.a−14d、及
び「エラーJ (error) (E)出力16a
〜16dを有す。S出力14(14a〜14dを総称的
に示す)は、入力信号のうちの少なくとも1つが活性で
あるときに活性となる。E出力16(162〜16dを
総称的に示す)は、複数の入力信号が活性であるときに
活性となる。
複数の一般ノードが、M個のレベルを有する階3
層構造に配置されている。最高レベルの一般ノード18
a〜1.8 bは、その各々は4つの入力部を有してお
り、リーフノード123〜12dの下に配置されている
。−酸ノード18a−18bの各々の4つの入力部は2
つのS−E対14及び16を受け取るように構成されて
いる。例えば、−酸ノード18aはリーフノード12a
、12bからS−E対14a、1.4b、16a、16
bを受け取る。「残り」の一般ノード入力対がある場合
には、これらの入部は非活性にセットされる(図示せず
)。−酸ノード18a〜18bの各々は、リーフノード
128〜12dのものと同しように、S−E対出力20
.22 (それぞれ、20a〜20d及び22a〜22
dを総称的に示す)を有す。S成分20は、S入力の少
なくとも1つが活性である場合に活性となる。E成分2
2は、E入力の少なくとも1つが活性である場合、また
は両方のS入力が活性である場合に、活性となる。
a〜1.8 bは、その各々は4つの入力部を有してお
り、リーフノード123〜12dの下に配置されている
。−酸ノード18a−18bの各々の4つの入力部は2
つのS−E対14及び16を受け取るように構成されて
いる。例えば、−酸ノード18aはリーフノード12a
、12bからS−E対14a、1.4b、16a、16
bを受け取る。「残り」の一般ノード入力対がある場合
には、これらの入部は非活性にセットされる(図示せず
)。−酸ノード18a〜18bの各々は、リーフノード
128〜12dのものと同しように、S−E対出力20
.22 (それぞれ、20a〜20d及び22a〜22
dを総称的に示す)を有す。S成分20は、S入力の少
なくとも1つが活性である場合に活性となる。E成分2
2は、E入力の少なくとも1つが活性である場合、また
は両方のS入力が活性である場合に、活性となる。
最高レベルの一般ノード18a−18bに続き、(M−
1)個の低位レベルの一般ノード24があ4 る。番号Mは、検査されるべき信号線の数によって定ま
る。後続の各レベルにある一般ノードの数は次第に少な
くなり、最低レベル(レベル1)においては2つの一般
ノード26a〜26bがある。
1)個の低位レベルの一般ノード24があ4 る。番号Mは、検査されるべき信号線の数によって定ま
る。後続の各レベルにある一般ノードの数は次第に少な
くなり、最低レベル(レベル1)においては2つの一般
ノード26a〜26bがある。
2つの最低レベル一般ノード26a〜26bのS−E対
出力20.22は根ノード28に入力される。根ノード
28は最後のエラー信号を信号線30上に送り出す。こ
のエラー信号は、両方のS入力が非活性の場合、両方の
S入力が活性の場合、またはE入力の少なくとも1つが
活性の場合に、活性となる。
出力20.22は根ノード28に入力される。根ノード
28は最後のエラー信号を信号線30上に送り出す。こ
のエラー信号は、両方のS入力が非活性の場合、両方の
S入力が活性の場合、またはE入力の少なくとも1つが
活性の場合に、活性となる。
第2図は、種々のレベルのノード間にメモリ素子40を
形成する本発明の他の実施例を示すものである。メモリ
素子は、回路を通して伝播された信号を記憶するのに用
いられ、遅延が生しても、信号が次のステージのノード
に到達する前に失われるということのないようにする。
形成する本発明の他の実施例を示すものである。メモリ
素子は、回路を通して伝播された信号を記憶するのに用
いられ、遅延が生しても、信号が次のステージのノード
に到達する前に失われるということのないようにする。
第3六図ないし第3D図は第1図に示す異なるノードの
回路図である。第3A図はリーフノード12を示す。O
Rゲート50は入力部をN信号線10のうちの2つに接
続させている。ANDゲート52はその入力部をN信号
線10のうちの同し2つに接続させている。ORゲート
50の出力はリーフノード12のS出力である。AND
ゲート52の出力はE出力16である。
回路図である。第3A図はリーフノード12を示す。O
Rゲート50は入力部をN信号線10のうちの2つに接
続させている。ANDゲート52はその入力部をN信号
線10のうちの同し2つに接続させている。ORゲート
50の出力はリーフノード12のS出力である。AND
ゲート52の出力はE出力16である。
第3B図は一般ノードI8を示すものである。
ORゲート60は前の2つのノードのS出力14を受け
取る。ANDゲート62もまた前の2つのノードのS出
力14を受け取る。3つの入力部を有する第2のORゲ
ート64は前の2つのゲートのE出力16及びANDゲ
ート62の出力を受け取る。ORゲート60の出力は一
般ノード18のS出力20である。ORゲート64の出
力は一般ノード18のE出力22である。
取る。ANDゲート62もまた前の2つのノードのS出
力14を受け取る。3つの入力部を有する第2のORゲ
ート64は前の2つのゲートのE出力16及びANDゲ
ート62の出力を受け取る。ORゲート60の出力は一
般ノード18のS出力20である。ORゲート64の出
力は一般ノード18のE出力22である。
第3C図は根ノード28を示すものである。根ノード2
8の第1の実施例を第3C図に示す。本実施例において
は、第3B図に示すもののような一般ノード18が用い
られる。しかし、S出力はインバータ66を通って送り
出され、次いで、E出力及び逆転済みS出力がORゲー
ト68に入力6 される。ORゲート68の出力はエラー信号である。
8の第1の実施例を第3C図に示す。本実施例において
は、第3B図に示すもののような一般ノード18が用い
られる。しかし、S出力はインバータ66を通って送り
出され、次いで、E出力及び逆転済みS出力がORゲー
ト68に入力6 される。ORゲート68の出力はエラー信号である。
更に他の実施例を第3D図に示す。ANDゲート70は
、入力部を、最低レベル−酸ノード26(26a〜26
bを総称的に示す)のS出力部20に接続させている。
、入力部を、最低レベル−酸ノード26(26a〜26
bを総称的に示す)のS出力部20に接続させている。
NORゲート72も入力部を最低レベル−酸ノード26
のS出力部20に接続させている。4つの入力ORゲー
ト74は2つの入力部を最低レベル−酸ノード26のE
出力部22に接続させている。また、ORゲート74は
ANDゲート70及びNORゲート72の出力を受け取
る。N個の入力線のうちの正に1つが活性であるときに
、ORゲート74の出力は非活性となる。N個の入力線
のうちのゼロまたは複数の線が活性であるときに、OR
ゲート74の出力は活性となり、エラーを指示する。
のS出力部20に接続させている。4つの入力ORゲー
ト74は2つの入力部を最低レベル−酸ノード26のE
出力部22に接続させている。また、ORゲート74は
ANDゲート70及びNORゲート72の出力を受け取
る。N個の入力線のうちの正に1つが活性であるときに
、ORゲート74の出力は非活性となる。N個の入力線
のうちのゼロまたは複数の線が活性であるときに、OR
ゲート74の出力は活性となり、エラーを指示する。
第4図は逆転機能を用いて実現された本発明の他の実施
例を示すものである。若干の状況においては、これら逆
転機能を用いて速度を上げることができる。第4図に示
す回路は第1図に示すもの7 と同しように働く。
例を示すものである。若干の状況においては、これら逆
転機能を用いて速度を上げることができる。第4図に示
す回路は第1図に示すもの7 と同しように働く。
第5八図ないし第5C図は第4図に示しである異なるノ
ードを示すものである。第5A図は、出力信号が逆転さ
れるという点を除き、第3A図と同じリーフノードを示
すものである。第5B図及び第5C図は更に他の実施例
実現のための一般ノードを示すものである。第5B図は
、リーフノードの下の第ルヘルの一般ノード内の一つの
一般ノードを示すものであり、これは、出力信号が逆転
されるという点を除き、第3B図の一般ノードと同しで
ある。第4図から解るように、次のレベルの一般ノード
はその出力部にインバータを有す。
ードを示すものである。第5A図は、出力信号が逆転さ
れるという点を除き、第3A図と同じリーフノードを示
すものである。第5B図及び第5C図は更に他の実施例
実現のための一般ノードを示すものである。第5B図は
、リーフノードの下の第ルヘルの一般ノード内の一つの
一般ノードを示すものであり、これは、出力信号が逆転
されるという点を除き、第3B図の一般ノードと同しで
ある。第4図から解るように、次のレベルの一般ノード
はその出力部にインバータを有す。
従って、このレベルの一般ノードは異なる設計を有する
こととなる。この設計を第5C図に示す。
こととなる。この設計を第5C図に示す。
入力部にインバータを持つORゲート80、及び入力部
にインバータを持つNANDゲート82が、第5B図に
示すもののような最低レベル−酸ノードの逆転済みS出
力を受け取る。入力部にインバータを持つ第2の3つの
ORゲート84は、第5図に示すもののような最低レベ
ル−酸ノードの28 つの逆転済みE出力、及びNANDゲート82の出力を
受け取る。回路内の一般ノードのレベルは2つの型の一
般ノード間で交互に繰り返す。
にインバータを持つNANDゲート82が、第5B図に
示すもののような最低レベル−酸ノードの逆転済みS出
力を受け取る。入力部にインバータを持つ第2の3つの
ORゲート84は、第5図に示すもののような最低レベ
ル−酸ノードの28 つの逆転済みE出力、及びNANDゲート82の出力を
受け取る。回路内の一般ノードのレベルは2つの型の一
般ノード間で交互に繰り返す。
図面には第4図に示す形式の他の実施例の根ノドを示す
図はない。この実施例の根ノードは2つの形式のうちの
一つをとることができる。最低レベル一般ノードが第5
C図に示す型のものである場合には、第3C図に示すも
ののような普通の根ノードを用いることができる。最低
レベル一般ノードが第5B図に示す型のものである場合
には、4つの入力信号線の各々にインバータがある普通
の根ノードを用いることができる。
図はない。この実施例の根ノードは2つの形式のうちの
一つをとることができる。最低レベル一般ノードが第5
C図に示す型のものである場合には、第3C図に示すも
ののような普通の根ノードを用いることができる。最低
レベル一般ノードが第5B図に示す型のものである場合
には、4つの入力信号線の各々にインバータがある普通
の根ノードを用いることができる。
第6八図ないし第6D図は、単一ノードに対してj個の
入力(第6A図及び第6B図)を実現することを概括的
に示す本発明の他の実施例を示すものである。第6C図
及び第6D図は3つの入力及び8つの入力をそれぞれ示
す線図である。
入力(第6A図及び第6B図)を実現することを概括的
に示す本発明の他の実施例を示すものである。第6C図
及び第6D図は3つの入力及び8つの入力をそれぞれ示
す線図である。
第7図は第6C図のノードを用いる本発明の他の実施例
を示すものである。この場合、Nは27に等しく、jは
3に等しい。9個のリーフノード、9 3個の一般ノード、及び1個の根ノードが用いられる。
を示すものである。この場合、Nは27に等しく、jは
3に等しい。9個のリーフノード、9 3個の一般ノード、及び1個の根ノードが用いられる。
各リーフノードは3つの入力部を有し、各一般ノードは
3つのS−B対人刃部を有し、根ノードは3つのS−E
対人刃部を有す。また、単一エラー出力部を有する根ノ
ードを除き、各ノードは1つのS−E対出力部を有す。
3つのS−B対人刃部を有し、根ノードは3つのS−E
対人刃部を有す。また、単一エラー出力部を有する根ノ
ードを除き、各ノードは1つのS−E対出力部を有す。
次に、回路の動作を第1図及び第3六図ないし第3D図
について説明する。N個の信号線10が回路に入力され
る。これら信号線は対となり、リーフノードI2に入力
される。例えば、信号線工及び2はリーフノード12a
に入力される。リーフノード12内では、多対はORゲ
ート50及びANDゲート52に入力され、l対の出力
信号線、即ち、記号Sを付した信号線14及び記号Eを
付した信号線16を作る(第3A図)。S出力14は、
入力のうちの少なくとも1つが活性であるときに活性と
なる。E出力16は、両方の入力が活性であるときに活
性となる。
について説明する。N個の信号線10が回路に入力され
る。これら信号線は対となり、リーフノードI2に入力
される。例えば、信号線工及び2はリーフノード12a
に入力される。リーフノード12内では、多対はORゲ
ート50及びANDゲート52に入力され、l対の出力
信号線、即ち、記号Sを付した信号線14及び記号Eを
付した信号線16を作る(第3A図)。S出力14は、
入力のうちの少なくとも1つが活性であるときに活性と
なる。E出力16は、両方の入力が活性であるときに活
性となる。
リーフノード12の出力は対となり、一般ノード1Bの
一つのレベルに入力される。各一般ノー0 ド18.26は、S−E対のうちの一つを受け取るため
の4つの入力部を有す。一般ノード18.26は2つの
ORゲート60.64、及びANDゲート62を有す(
第3B図)。ORゲート60の入力は、一般ノードレベ
ルMの場合には2つのり−フノード12の2つのS出力
部14に、そして一般ノードレベル1の場合番こは2つ
の出力部20に、接続される。ANDゲート62の入力
は2つのノード12または18の同じ2つの入力部14
または20にそれぞれ接続される。最後に、ORゲート
64の3つの入力は、2つのノード12または18の2
つのS出力部16または22にそれぞれ、及びANDゲ
ート62の出力部に接続される。このノードは、S入力
14.20の少なくとも1つが活性であるときにS成分
出力20が活性となるように、そして、S入力14.2
゜の両方が活性であるか、またはS入力16.22の少
なくとも一つが活性であるときにETIi、分出力22
が活性となるように、作用する。
一つのレベルに入力される。各一般ノー0 ド18.26は、S−E対のうちの一つを受け取るため
の4つの入力部を有す。一般ノード18.26は2つの
ORゲート60.64、及びANDゲート62を有す(
第3B図)。ORゲート60の入力は、一般ノードレベ
ルMの場合には2つのり−フノード12の2つのS出力
部14に、そして一般ノードレベル1の場合番こは2つ
の出力部20に、接続される。ANDゲート62の入力
は2つのノード12または18の同じ2つの入力部14
または20にそれぞれ接続される。最後に、ORゲート
64の3つの入力は、2つのノード12または18の2
つのS出力部16または22にそれぞれ、及びANDゲ
ート62の出力部に接続される。このノードは、S入力
14.20の少なくとも1つが活性であるときにS成分
出力20が活性となるように、そして、S入力14.2
゜の両方が活性であるか、またはS入力16.22の少
なくとも一つが活性であるときにETIi、分出力22
が活性となるように、作用する。
根ノード28は4つの入力部を有す。これら41
つの入力部は、最低レベルの一般ノード26からS−E
対20c〜20d、22c〜22dのうちの一つの対を
受け取る。根ノード28に入ると、S出力20C〜20
dはANDゲート70及びNORゲート72の両方に入
力される(第3D図)ANDゲート70、NORゲート
72の出力、及びレベル1一般ノード22C〜22dの
S出力22C〜22dは4入力ORゲート74に入力さ
れるaORゲート74の出力30は回路に対するエラー
信号を運ぶ。
対20c〜20d、22c〜22dのうちの一つの対を
受け取る。根ノード28に入ると、S出力20C〜20
dはANDゲート70及びNORゲート72の両方に入
力される(第3D図)ANDゲート70、NORゲート
72の出力、及びレベル1一般ノード22C〜22dの
S出力22C〜22dは4入力ORゲート74に入力さ
れるaORゲート74の出力30は回路に対するエラー
信号を運ぶ。
本発明は従来の技術に対して多くの利点を有す。
その一つは簡単なピラくソド構造設計である。この設計
は追加の信号線を含むための容易な伸張を考慮したもの
である。これら信号線を、最小限の労力で且つ回路の基
本設計に変更を加えることなしに、追加することができ
る。本発明の他の利点は、回路を通して信号を伝送する
ときに伝播遅延が最小限となることである。この特徴が
あるので、タイミングが重大問題であるという状況にお
いて2 本発明を実施することができる。
は追加の信号線を含むための容易な伸張を考慮したもの
である。これら信号線を、最小限の労力で且つ回路の基
本設計に変更を加えることなしに、追加することができ
る。本発明の他の利点は、回路を通して信号を伝送する
ときに伝播遅延が最小限となることである。この特徴が
あるので、タイミングが重大問題であるという状況にお
いて2 本発明を実施することができる。
また、不発明をパイプライン構造で実施することができ
る。
る。
即ち、本発明によればN中1式検査を簡単且つ効率的に
行なうことができる。この本発明の設計は、最小限の労
力で且つ回路の構造に変更を加えることなしに容易に伸
張することを考慮したものである。また、最小限の遅延
が達成され、タイミングが重大問題である場合にこの回
路を用いることができる。
行なうことができる。この本発明の設計は、最小限の労
力で且つ回路の構造に変更を加えることなしに容易に伸
張することを考慮したものである。また、最小限の遅延
が達成され、タイミングが重大問題である場合にこの回
路を用いることができる。
第1図は本発明の実施例におけるN中1式検査回路のブ
ロック線図、第2図はノード相互間にメモリ素子を含む
N中1式検査回路のブロック線図、第3八図ないし第3
D図はN中1式検査回路の種々のノードの回路図、第4
図はインバータゲートを用いるN中1式検査回路の他の
ブロック線図、第5A図ないし第5C図は第4図に示す
N中1式検査回路の他の実施例の種々のノードの回路図
、第6六図ないし第6D図は各ノードに対するJ個3 の入力部付き実施を用いるN中1式検査回路の他のブロ
ック線図、第7図は本発明の他の実施例におけるN中1
式検査回路のブロック線図である。 12a 〜12d: リーフノード 142〜14d: シーン出力部 16a〜16d: エラー出力部 18a、18b、24.26a、26bニ一般ノード 20a 〜20d、 22a 〜22d:S−E対出
力部 28: 根ノード 4 特開平3 82973 (9) 手 続 補 正 書 (方式) 1、事件の表示 平成2年特許願第128074号 2、発明の名称 N個の信号線を検査する方法及び装置 3、補正をする者 事件との関係 出 願 人 4、代 理 人 5、補正命令の日付 平戒2年8月28日
ロック線図、第2図はノード相互間にメモリ素子を含む
N中1式検査回路のブロック線図、第3八図ないし第3
D図はN中1式検査回路の種々のノードの回路図、第4
図はインバータゲートを用いるN中1式検査回路の他の
ブロック線図、第5A図ないし第5C図は第4図に示す
N中1式検査回路の他の実施例の種々のノードの回路図
、第6六図ないし第6D図は各ノードに対するJ個3 の入力部付き実施を用いるN中1式検査回路の他のブロ
ック線図、第7図は本発明の他の実施例におけるN中1
式検査回路のブロック線図である。 12a 〜12d: リーフノード 142〜14d: シーン出力部 16a〜16d: エラー出力部 18a、18b、24.26a、26bニ一般ノード 20a 〜20d、 22a 〜22d:S−E対出
力部 28: 根ノード 4 特開平3 82973 (9) 手 続 補 正 書 (方式) 1、事件の表示 平成2年特許願第128074号 2、発明の名称 N個の信号線を検査する方法及び装置 3、補正をする者 事件との関係 出 願 人 4、代 理 人 5、補正命令の日付 平戒2年8月28日
Claims (1)
- 【特許請求の範囲】 1、N個の信号線のうちの一つが活性であるかどうかを
測定するためにN個の信号線を検査する方法において、 (a)前記N個の信号線をN/2とNとの間の複数の対
になす段階であって、前記N個の信号線の各々は該N個
の信号線のうちのいずれか他の一つまたは非活性信号線
と対になされる段階と、 (b)各対における2個の信号線上に存在する入力信号
を比較してシーン・エラー(S−E)対のリーフ結果信
号を作る段階であって、各S−E対の結果信号が、 (i)両方の前記入力信号が非活性であることを表明す
る非活性状態と、前記入力信号の 少なくとも一つが活性であることを表明す る活性状態との2つの状態を有するシーン 成分と、 (ii)前記入力信号のうちの1つだけが活性であるこ
とを表明する非活性状態と、前記入 力信号のうちの1つだけが活性であること を表明する活性状態との2つの状態を有す るエラー成分と含んでいる、 信号作成段階と、 (c)前記S−E対の結果信号を他のS−E対の結果信
号または非活性対のいずれかの一つと更に対にする段階
と、 (d)各対のS成分と各対のE成分とを比較してS−E
対の総合結果信号を作る段階とを有し、前記S−E対の
総合結果信号は、 (i)両方のシーン成分入力が非活性であることを表明
する非活性状態と、前記シーン成 分入力の少なくとも1つが活性であること を表明する活性状態との2つの状態を有す るシーン成分と、 (ii)エラー成分入力のいずれもが活性でないこと、
及び前記シーン成分入力のうちの1 つだけが活性であることを表明する非活性 状態と、前記エラー成分入力のうちの1つ または複数が活性であるか、または両方の シーン成分入力が活性であることを表明す る活性状態との2つの状態を有するエラー 成分とを含んでいる、 信号作成段階と、 (e)1対のS−E対の総合結果信号が残るまで前記段
階(c)及び(d)を繰り返すことによって信号線の数
を更に減少させる段階と、 (f)各対のS成分と各対のE成分とを比較し、及び(
i)両方の残留S成分入力が活性であるか、(ii)両
方の残留S成分入力が非活性であるか、または(iii
)いずれかの残留E成分入力が活性であるかの場合に活
性となる単一最終エラー信号を作る段階とを有するN個
の信号線検査方法。 2、N個の信号線のうちの一つが活性であるかどうかを
測定するためにN個の信号線を検査する装置において、 (A)N/2とNとの間の複数のリーフノードを備え、
各前記リーフノードは、 (1)2つのリーフ入力部を含み、そのうちの少なくと
も1つは前記N個の信号線のうち の1つに接続され、及び全ての未使用リー フ入力信号線は非活性にセットされ、更に、(2)シー
ン・エラー(S−E)対のリーフ出力部を含み、そのシ
ーン成分はリーフ入力 のうちの少なくとも1つが活性であるとき に活性となり、及びそのエラー成分は両方 の入力が活性であるときに活性となり、更 に、 (B)Mが整数であるM個のレベルの階層に構成された
複数の一般ノードを備え、各前記一般ノードは、 (1)(i)S−E対のリーフ出力部、(ii)S−E
対の一般出力部、または(iii)非活性対のいずれか
の1つから少なくとも1つの S−E対を受け取るための2つのS−E対 の一般入力部と、 (2)1個のS−E対の一般出力部とを含み、前記1つ
のS−E対の一般出力部は、 (a)S入力のうちの少なくとも1つが活性である場合
に活性となるシーン成分と、 (b)(i)E入力のうちの1つまたは複数が活性であ
るか、または(ii)両方のS入 力が活性であるかのいずれか1つの場合 に活性となるエラー成分とを含み、更に、 (C)1つの根を備えて成り、前記根は、 (1)最低レベルの一般ノードから2つのS−E対の一
般出力を受け取るための2つのS −E対根入力部と、 (2)(i)両方の最低レベル一般ノード出力のシーン
成分が活性であるか、(ii)両方の最低レベル一般ノ
ード出力のシーン成分が 非活性であるか、または(iii)最低レベル一般ノー
ド出力のエラー成分の少なくとも 1つが活性であるかのいずれか1つのとき にエラー信号を出力するための根エラー出 力部とを含んでいることを特徴とするN個 の信号線検査装置。 3、リーフノードと一般ノードとの間に、各レベルの一
般ノード相互間に、及び最低レベルの一般ノードと根ノ
ードとの間に接続された複数のメモリ素子を更に備えて
おり、前記メモリ素子は、信号を記憶し、及びこれを次
のレベルのノードへ通過させることが可能であり、もっ
て前記信号が後続の信号によって書き込み直されること
がないことを特徴とする請求項2記載のN個の信号線検
査装置。 4、N個の線路のうちの正に一つが活性であるかどうか
を測定するためにN個の線路を検査するための装置にお
いて、 (A)N/JとNとの間の複数のリーフノードを備え、
前記各リーフノードは、 (1)J個のリーフ入力部を含み、そのうちの少なくと
も1つは前記N個の線のうちの1 つに接続され、及び全ての未使用リーフ入 力線は非活性にセットされ、更に、 (2)シーン・エラー(S−E)対リーフ出力部を含み
、そのシーン成分は前記リーフ入 力のうちの少なくとも1つが活性であると きに活性となり、そのエラー成分は複数の 入力が活性であるときに活性となり、更に、(3)Mが
整数であるM個のレベルの階層に構成された複数の一般
ノードを含み、各前記 一般ノードは、 (a)(i)S−E対リーフ出力部、(ii)S−E対
一般出力部、または(iii)非活性対のいずれかの1
つから少なくとも1つ のS−E対を受け取るためのJ個のS− E対一般入力部と、 (b)単一S−E対一般出力部とを含み、前記S−E対
一般出力部は、 (α)S入力のうちの少なくとも1つが 活性である場合に活性となるシーン成 分と、 (β)(i)1つまたは複数のE入力が 活性であるか、または(ii)複数のS 入力が活性であるかのいずれかの1つ に場合に活性となるエラー成分とを含 み、更に、 (B)1つの根ノードを備えて成り、前記根ノードは、 (1)最低レベルの一般ノードからJ個のS−E対一般
出力を受け取るためのJ個のS− E対根入力部と、 (2)(i)複数の最低レベル一般ノード出力のシーン
成分が活性であるとき、(ii)全ての最低レベル一般
ノード出力のシーン成分 が非活性であるとき、または(iii)最低レベル一般
ノード出力のエラー成分の少なく とも1つが活性であるときのいずれか1つ のときにエラー信号を出力するための根エ ラー出力部とを含んでいることを特徴とす るN個の線路検査装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US353717 | 1989-05-18 | ||
US07/353,717 US5067132A (en) | 1989-05-18 | 1989-05-18 | One out of n checking apparatus and method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0382973A true JPH0382973A (ja) | 1991-04-08 |
JPH0687542B2 JPH0687542B2 (ja) | 1994-11-02 |
Family
ID=23390276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12807490A Expired - Lifetime JPH0687542B2 (ja) | 1989-05-18 | 1990-05-17 | N個の信号線を検査する方法及び装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5067132A (ja) |
EP (1) | EP0425070B1 (ja) |
JP (1) | JPH0687542B2 (ja) |
AU (1) | AU630694B2 (ja) |
CA (1) | CA2016179C (ja) |
DE (1) | DE69027973T2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5373514A (en) * | 1990-09-20 | 1994-12-13 | Synopsys, Inc. | Three-state bus structure and method for generating test vectors while avoiding contention and/or floating outputs on the three-state bus |
US5907671A (en) * | 1996-09-23 | 1999-05-25 | International Business Machines Corporation | Fault tolerant system based on voting |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3428945A (en) * | 1965-05-20 | 1969-02-18 | Bell Telephone Labor Inc | Error detection circuits |
US3541507A (en) * | 1967-12-06 | 1970-11-17 | Ibm | Error checked selection circuit |
US3585637A (en) * | 1968-06-04 | 1971-06-15 | Gen Electric | Keyboard detector |
US3744024A (en) * | 1972-01-03 | 1973-07-03 | Stromberg Carlson Corp | Circuit for detecting the presence of other than one-bit-out-of-n bits |
US4020460A (en) * | 1975-11-13 | 1977-04-26 | Ibm Corporation | Method and apparatus of checking to determine if a signal is present on more than one of n lines |
US4087786A (en) * | 1976-12-08 | 1978-05-02 | Bell Telephone Laboratories, Incorporated | One-bit-out-of-N-bit checking circuit |
US4498177A (en) * | 1982-08-30 | 1985-02-05 | Sperry Corporation | M Out of N code checker circuit |
JPH0812226B2 (ja) * | 1987-01-14 | 1996-02-07 | 三菱電機株式会社 | 半導体装置 |
-
1989
- 1989-05-18 US US07/353,717 patent/US5067132A/en not_active Expired - Lifetime
-
1990
- 1990-05-07 CA CA002016179A patent/CA2016179C/en not_active Expired - Fee Related
- 1990-05-14 EP EP90305140A patent/EP0425070B1/en not_active Expired - Lifetime
- 1990-05-14 DE DE69027973T patent/DE69027973T2/de not_active Expired - Fee Related
- 1990-05-14 AU AU55002/90A patent/AU630694B2/en not_active Ceased
- 1990-05-17 JP JP12807490A patent/JPH0687542B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
AU5500290A (en) | 1990-11-22 |
EP0425070A2 (en) | 1991-05-02 |
US5067132A (en) | 1991-11-19 |
DE69027973D1 (de) | 1996-09-05 |
CA2016179A1 (en) | 1990-11-18 |
DE69027973T2 (de) | 1997-01-16 |
EP0425070B1 (en) | 1996-07-31 |
JPH0687542B2 (ja) | 1994-11-02 |
AU630694B2 (en) | 1992-11-05 |
EP0425070A3 (en) | 1992-09-23 |
CA2016179C (en) | 1994-03-08 |
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