JPH0685158A - Electric transmission line and manufacture thereof - Google Patents
Electric transmission line and manufacture thereofInfo
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- JPH0685158A JPH0685158A JP4237993A JP23799392A JPH0685158A JP H0685158 A JPH0685158 A JP H0685158A JP 4237993 A JP4237993 A JP 4237993A JP 23799392 A JP23799392 A JP 23799392A JP H0685158 A JPH0685158 A JP H0685158A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体表面において高速
信号を伝搬する電気伝送線路およびその製造方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electric transmission line for propagating a high speed signal on a semiconductor surface and a method for manufacturing the electric transmission line.
【０００２】[0002]
【従来の技術】今日、半導体素子の高速化、高周波化、
高集積化技術は著しく進歩してきている。マイクロ波、
ミリ波帯においても従来個別の素子で構成されていた回
路の集積化がなされ、装置の小型、低消費電力化が実現
されている。また素子の高速化にともない素子間の信号
伝送路の重要性が増している。従来、高速信号を半導体
表面で伝送する方法としては、アナログ高速素子の信号
伝送路用として広く利用されているマイクロストリップ
線路、ならびにコプレーナー線路が利用されている。典
型的なマイクロストリップ線路を図４に示した。４１は
高誘電率の絶縁体であり、半導体素子では半導体基板と
なる。４２はストリップ導体、４３は接地導体である。
マイクロストリップ線路は平行平板形導波管の変形であ
り、接地導体４３とストリップ導体４２の間に電界を加
えて電磁波を伝搬させる。点線はこの時生じる電磁場を
簡単に示したものである。2. Description of the Related Art Today, semiconductor devices are becoming faster and higher in frequency.
Highly integrated technology has advanced remarkably. Microwave,
Even in the millimeter wave band, circuits that have been conventionally composed of individual elements have been integrated, and downsizing and low power consumption of the device have been realized. In addition, the importance of signal transmission paths between elements is increasing with the speeding up of elements. Conventionally, as a method for transmitting a high-speed signal on a semiconductor surface, a microstrip line and a coplanar line which are widely used for a signal transmission line of an analog high-speed element are used. A typical microstrip line is shown in FIG. Reference numeral 41 is an insulator having a high dielectric constant and serves as a semiconductor substrate in a semiconductor element. 42 is a strip conductor and 43 is a ground conductor.
The microstrip line is a modification of the parallel plate waveguide, and applies an electric field between the ground conductor 43 and the strip conductor 42 to propagate electromagnetic waves. The dotted line simply shows the electromagnetic field generated at this time.
【０００３】典型的なコプレーナー線路を図５に示し
た。マイクロストッリプ線路の接地導体を表面に配置し
ている。図５の５１はスリット導体である。マイクロス
トリップ線路と同様に表面に形成した接地導体４３とス
トリップ導体５１との間に電界を加えて電磁波を伝搬さ
せる。点線はこの時生じる電磁場を簡単に示したもので
ある。A typical coplanar line is shown in FIG. The ground conductor of the micro strip line is arranged on the surface. Reference numeral 51 in FIG. 5 is a slit conductor. Similarly to the microstrip line, an electric field is applied between the ground conductor 43 and the strip conductor 51 formed on the surface to propagate electromagnetic waves. The dotted line simply shows the electromagnetic field generated at this time.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら図４に示
したマイクロストリップ線路では、表面に形成された半
導体素子の接地を取るためにバイアホール等の裏面から
の接続工程が必要となり、バイアホールの大きさに制限
を受けて集積化が困難となっている。さらに信号と信号
の干渉を小さくするために信号線の間を広く取らなけれ
ばならないことから伝送線路の占める割合が大きくな
り、半導体素子の集積化に対しては不適当である。However, in the microstrip line shown in FIG. 4, a connection process from the back surface such as a via hole is required to ground the semiconductor element formed on the surface, and the size of the via hole is large. Due to this limitation, integration is difficult. Further, since the signal lines have to be widened in order to reduce the interference between the signals, the proportion occupied by the transmission line becomes large, which is unsuitable for the integration of semiconductor elements.
【０００５】図５に示したコプレーナー線路は裏面に接
地用の金属を堆積する必要がないため構造が簡単であり
半導体超高速素子間の伝送線路としてひろく利用されて
いるが、表面での接地導体の占める面積が大きくなると
いう欠点を有している。さらに複数の信号線を平行に配
線する場合、各信号線の間に接地導体を必要とし、配線
の占める割合が大きくなってしまう。The coplanar line shown in FIG. 5 has a simple structure because it is not necessary to deposit a metal for grounding on the back surface and is widely used as a transmission line between semiconductor ultra-high speed devices. It has a drawback that the area occupied by is large. Furthermore, when a plurality of signal lines are wired in parallel, a ground conductor is required between each signal line, and the proportion occupied by the wiring becomes large.
【０００６】本発明は上記従来の問題点を解決するもの
で、高集積化された回路においても良好な信号伝送線
路、ならびにその製造方法を提供することを目的とす
る。The present invention solves the above-mentioned conventional problems, and an object of the present invention is to provide a good signal transmission line even in a highly integrated circuit and a manufacturing method thereof.
【０００７】[0007]
【課題を解決するための手段】この目的を達成するため
に本発明は、半導体基板上に形成された溝において、側
面に形成された導体と底面に形成された導体、ならびに
底面の導体の下部に半導体基板以外の絶縁層、ならびに
底面の導体の上部に半導体基板以外の絶縁層を有した構
成を有している。In order to achieve this object, the present invention provides a conductor formed on a side surface, a conductor formed on a bottom surface, and a bottom portion of a conductor on a bottom surface in a groove formed on a semiconductor substrate. In addition, an insulating layer other than the semiconductor substrate and an insulating layer other than the semiconductor substrate are provided above the conductor on the bottom surface.
【０００８】さらにこの構成を形成する手段として半導
体基板に溝を形成する工程と、前記溝の表面に導体を堆
積する工程と、前記導体が堆積した溝の底面の一部にレ
ジストを形成する工程と、基板に対して垂直方向にエッ
チングを行い前記レジストの下部ならびに溝側面以外の
導体を除去する工程と、レジストを除去する工程と、絶
縁体を堆積する工程を有している。さらに半導体基板に
溝を形成する工程と、前記溝の表面に導体を堆積する工
程と、基板に対して垂直方向にエッチングを行い、溝側
面以外の導体を除去する工程と、絶縁体を堆積する工程
と、導体を表面に堆積させる工程と、溝の底面の一部に
レジストを形成する工程と、エッチングを行い前記レジ
スト下部以外の導体を除去する工程と、絶縁体を堆積す
る工程を有している。Further, as a means for forming this structure, a step of forming a groove in the semiconductor substrate, a step of depositing a conductor on the surface of the groove, and a step of forming a resist on a part of the bottom surface of the groove in which the conductor is deposited. And a step of etching in the direction perpendicular to the substrate to remove conductors other than the lower portion of the resist and side surfaces of the groove, a step of removing the resist, and a step of depositing an insulator. Further, a step of forming a groove in the semiconductor substrate, a step of depositing a conductor on the surface of the groove, a step of etching in a direction perpendicular to the substrate to remove a conductor other than the groove side surface, and an insulator are deposited. A step of depositing a conductor on the surface, a step of forming a resist on a part of the bottom surface of the groove, a step of etching to remove the conductor other than the lower part of the resist, and a step of depositing an insulator. ing.
【０００９】[0009]
【作用】この構成によって本発明の伝送線路は接地導体
を溝側面に形成することによって従来のコプレーナ線路
の接地導体よりも占有面積を小さくすることができ、高
集積化が容易になる。さらに側面接地導体によって外部
に漏れる電磁場を従来のストリップ線路やコプレーナ線
路に比べて少なくすることが出来る。このことにより配
線を近接したときに生じる配線間の結合を少なくするこ
とができ、複数の配線を従来よりも近接させることがで
きる。さらに本発明の伝送線路の製造方法は従来用いら
れている半導体プロセスをそのまま使用するために容易
に製造することができる。With this structure, the transmission line of the present invention can have a smaller occupied area than the ground conductor of the conventional coplanar line by forming the ground conductor on the side surface of the groove, which facilitates high integration. Further, the side grounding conductor can reduce the electromagnetic field leaking to the outside as compared with the conventional strip line or coplanar line. As a result, it is possible to reduce the coupling between the wirings that occurs when the wirings are close to each other, and it is possible to bring the plurality of wirings closer to each other than in the conventional case. Further, the transmission line manufacturing method of the present invention can be easily manufactured by using the conventionally used semiconductor process as it is.
【００１０】[0010]
【実施例】（実施例１）以下、本発明の一実施例につい
て図面を参照しながら説明する。(Embodiment 1) An embodiment of the present invention will be described below with reference to the drawings.
【００１１】図１において、１１は半導体基板、１２は
側面に形成した接地用導体、１３は底面に形成した信号
用導体、１４は上部絶縁体、１５は下部絶縁体である。
（ａ）は半導体基板２１に垂直に溝を形成した場合であ
り、溝の両端の側面には接地導体１２が形成してあり、
溝の平坦なところに信号用導体１３を形成したものであ
る。このような構成にする事により側面を有効に利用で
きるので従来のコプレーナ線路よりも信号線の占有する
面積を小さくすることができる。また接地用導体が信号
用導体に対してほぼ垂直に形成されていることから電磁
場が外部に漏洩する量が従来のコプレーナ線路より少な
くすることができ、従来よりも配線を近接させることが
できる。（ｂ）は半導体基板に逆メサに溝を形成したと
きの構成である。（ｃ）は信号用導体の下部に絶縁体を
形成したときの構成であり、下部絶縁体の膜厚を変化さ
せることによって、側面に形成した接地用導体との相対
位置関係を制御できるようになっている。In FIG. 1, 11 is a semiconductor substrate, 12 is a grounding conductor formed on the side surface, 13 is a signal conductor formed on the bottom surface, 14 is an upper insulator, and 15 is a lower insulator.
(A) shows a case where a groove is formed vertically in the semiconductor substrate 21, and the ground conductors 12 are formed on the side surfaces at both ends of the groove.
The signal conductor 13 is formed on the flat portion of the groove. With such a configuration, the side surface can be effectively used, so that the area occupied by the signal line can be made smaller than that of the conventional coplanar line. Further, since the grounding conductor is formed substantially perpendicular to the signal conductor, the amount of electromagnetic field leakage to the outside can be made smaller than in the conventional coplanar line, and the wiring can be made closer than in the conventional case. (B) is a structure when a groove is formed in the reverse mesa on the semiconductor substrate. (C) shows a structure in which an insulator is formed below the signal conductor. By changing the film thickness of the lower insulator, the relative positional relationship with the grounding conductor formed on the side surface can be controlled. Has become.
【００１２】図２は本発明の線路を形成する方法の一実
施例である。図２において、２１はＧａＡｓ半絶縁性基
板、２２は全面に堆積したＡｕ、２３はレジスト、２４
は側面に形成した接地用導体のＡｕ、２５は底面に形成
した信号用導体のＡｕ２２、２６はＳｉＮ膜である。以
下図２（ａ）,（ｂ）,（ｃ）,（ｄ）,（ｅ）の順番に沿
って形成方法を説明する。FIG. 2 shows an embodiment of the method of forming the line of the present invention. In FIG. 2, 21 is a GaAs semi-insulating substrate, 22 is Au deposited on the entire surface, 23 is a resist, and 24 is a resist.
Is a grounding conductor Au formed on the side surface, 25 is a signal conductor Au22, 26 formed on the bottom surface, and is a SiN film. The forming method will be described below in the order of FIGS. 2A, 2B, 2C, 2D, and 2E.
【００１３】まずはじめにＧａＡｓ半絶縁性基板２１に
ＣＦ4、ＳＦ6などのガスを用いた反応性イオンエッチン
グにより５μｍ垂直に溝を形成する（ａ）。全面にＡｕ
を１μｍメッキにより堆積させる（ｂ）。レジストを塗
布した後、フォトリソグラフィにより溝の底面にレジス
ト２３を残す（ｃ）。ＣＦ4、ＳＦ6などのガスを用いた
反応性イオンエッチングによりＧａＡｓ半絶縁性基板２
１に垂直方向にエッチングを行い平坦部分のＡｕを除
く。この時、側面のＡｕ２４は上部のＡｕがマスクとな
りエッチングされない。レジストを除去すると側面のＡ
ｕ２４および平坦部のＡｕ２５が残る（ｄ）。次に全面
にＳｉＨ3、ＮＨ3を用いたプラズマ化学的気相成長によ
りＳｉＮ膜２６を１μｍ堆積させる（ｅ）。このように
して本発明の構成を形成する。First, a groove of 5 μm is vertically formed on the GaAs semi-insulating substrate 21 by reactive ion etching using a gas such as CF 4 or SF 6 (a). Au on the entire surface
Is deposited by 1 μm plating (b). After applying the resist, the resist 23 is left on the bottom surface of the groove by photolithography (c). GaAs semi-insulating substrate 2 by reactive ion etching using a gas such as CF 4 or SF 6
Etching is performed in the direction perpendicular to 1 to remove Au in the flat portion. At this time, the Au 24 on the side surface is not etched because the Au on the upper surface serves as a mask. A on the side when the resist is removed
u24 and Au25 in the flat portion remain (d). Next, a SiN film 26 is deposited on the entire surface by plasma chemical vapor deposition using SiH 3 and NH 3 to a thickness of 1 μm (e). In this way, the structure of the present invention is formed.
【００１４】本発明では各工程を従来用いられている半
導体製造装置をそのまま使用することから、容易に製造
できる。なお溝の形成方法を酒石酸：過酸化水素を用い
たウェットエッチングによって順メサ、逆メサとしても
上記と同様な行程で容易に形成できる。In the present invention, since the semiconductor manufacturing apparatus which has been conventionally used is used as it is for each step, the manufacturing can be easily carried out. The groove can be easily formed by wet etching using tartaric acid: hydrogen peroxide to form forward mesas and reverse mesas in the same process as above.
【００１５】（実施例２）以下、本発明の第２の実施例
について図面を参照しながら説明する。(Second Embodiment) A second embodiment of the present invention will be described below with reference to the drawings.
【００１６】図３において、２１はＧａＡｓ半絶縁性基
板、２２は全面に堆積したＡｕ、２４は側面に形成した
接地用導体のＡｕ、３１は下部ＳｉＮ膜、３２は上部Ｓ
ｉＮ膜、２５は下部ＳｉＮ膜３２上に形成した信号用導
体のＡｕ、２３は信号用導体を形成するためのレジスト
である。以下図３（ａ）,（ｂ）,（ｃ）,（ｄ）,
（ｅ）,（ｆ）の順番に沿って形成方法を説明する。In FIG. 3, 21 is a GaAs semi-insulating substrate, 22 is Au deposited on the entire surface, 24 is a grounding conductor Au formed on the side surface, 31 is a lower SiN film, and 32 is an upper S.
The iN film, 25 is a signal conductor Au formed on the lower SiN film 32, and 23 is a resist for forming a signal conductor. 3 (a), (b), (c), (d),
The forming method will be described in the order of (e) and (f).
【００１７】まずはじめにＧａＡｓ半絶縁性基板２１に
ＣＦ4、ＳＦ6などのガスを用いた反応性イオンエッチン
グにより垂直に５μｍの溝を形成する（ａ）。全面にＡ
ｕ２２を１μｍメッキにより堆積させる（ｂ）。Ｃ
Ｆ4、ＳＦ6などのガスを用いた反応性イオンエッチング
によりＧａＡｓ半絶縁性基板２１に垂直方向にエッチン
グを行い平坦部分のＡｕを除く。この時、側面のＡｕ２
４は上部のＡｕがマスクとなりエッチングされず、側面
の接地導体が形成される（ｃ）。全面にＳｉＨ3、ＮＨ3
を用いたプラズマ化学的気相成長によりＳｉＮを２００
ｎｍ堆積させ下部ＳｉＮ膜３１を形成する。さらに全面
にＡｕ２５を１μｍメッキにより堆積させる。レジスト
を塗布した後、フォトリソグラフィにより溝の底面にレ
ジスト２３を残す（ｄ）。レジスト２３下部以外のＡｕ
をエッチングにより取り除き、レジストを除去する
（ｅ）。最後にＳｉＨ3、ＮＨ3を用いたプラズマ化学的
気相成長により上部ＳｉＮ膜を１μｍ堆積させる
（ｆ）。このようにして本発明の構成を形成する。First, a groove of 5 μm is vertically formed on the GaAs semi-insulating substrate 21 by reactive ion etching using a gas such as CF 4 or SF 6 (a). A on the whole surface
u22 is deposited by 1 μm plating (b). C
Etching is performed in the vertical direction on the GaAs semi-insulating substrate 21 by reactive ion etching using a gas such as F 4 or SF 6 to remove Au in the flat portion. At this time, Au2 on the side
In No. 4, Au on the upper surface is used as a mask and is not etched, and a ground conductor on the side surface is formed (c). SiH 3 , NH 3 on the entire surface
SiN by plasma chemical vapor deposition using
nm to form a lower SiN film 31. Further, Au25 is deposited on the entire surface by 1 μm plating. After applying the resist, the resist 23 is left on the bottom surface of the groove by photolithography (d). Au other than under the resist 23
Are removed by etching to remove the resist (e). Finally, an upper SiN film is deposited to a thickness of 1 μm by plasma chemical vapor deposition using SiH 3 and NH 3 (f). In this way, the structure of the present invention is formed.
【００１８】信号用導体のＡｕ２５とＧａＡｓ半絶縁性
基板２１との間に下部ＳｉＮ膜３１を形成することによ
って、信号用導体２５のＡｕと接地用導体２４のＡｕと
の位置関係を下部ＳｉＮ膜３１の堆積膜厚を変えること
によって任意に設定できる。By forming the lower SiN film 31 between the signal conductor Au 25 and the GaAs semi-insulating substrate 21, the positional relationship between Au of the signal conductor 25 and Au of the grounding conductor 24 is determined. It can be arbitrarily set by changing the deposited film thickness of 31.
【００１９】[0019]
【発明の効果】以上のように、本発明は、半導体上に形
成した溝の側面に接地用導体を形成することによりコプ
レーナ形等の従来線路と比較して占有面積が格段に少な
い高周波伝送線路を提供する。As described above, according to the present invention, by forming the grounding conductor on the side surface of the groove formed on the semiconductor, the high frequency transmission line occupying a much smaller area than the conventional line such as the coplanar type. I will provide a.
【００２０】さらに本発明は従来用いられている半導体
製造方法を利用して本発明の線路を形成する方法を提供
する。Further, the present invention provides a method for forming the line of the present invention by utilizing a conventionally used semiconductor manufacturing method.
【図１】本発明の一実施例の伝送線路の断面図FIG. 1 is a sectional view of a transmission line according to an embodiment of the present invention.
【図２】本発明の一実施例の伝送線路の製造方法を示す
工程断面図FIG. 2 is a process sectional view showing a method of manufacturing a transmission line according to an embodiment of the present invention.
【図３】本発明の一実施例の伝送線路の製造方法を示す
工程断面図FIG. 3 is a process sectional view showing a method of manufacturing a transmission line according to an embodiment of the present invention.
【図４】従来のマイクロストリップラインの断面図FIG. 4 is a sectional view of a conventional microstrip line.
【図５】従来のコプレーナラインの断面図FIG. 5 is a sectional view of a conventional coplanar line.
１１ 半導体基板 １２ 接地用導体 １３ 信号用導体 １４ 上部絶縁体 １５ 下部絶縁体 ２１ ＧａＡｓ半絶縁性基板 ２２ 全面に堆積したＡｕ ２３ レジスト ２４ 側面に形成した接地用導体のＡｕ ２５ 信号用導体のＡｕ ２６ ＳｉＮ膜 ３１ 下部ＳｉＮ膜 ３２ 上部ＳｉＮ膜 ４１ 高誘電率の絶縁体 ４２ ストリップ導体 ４３ 接地導体 ５１ スリット導体 11 semiconductor substrate 12 grounding conductor 13 signal conductor 14 upper insulator 15 lower insulator 21 GaAs semi-insulating substrate 22 Au 23 deposited on the entire surface resist 24 grounding conductor Au 25 formed on the side surface Au 26 of signal conductor 26 SiN film 31 Lower SiN film 32 Upper SiN film 41 High dielectric constant insulator 42 Strip conductor 43 Ground conductor 51 Slit conductor
Claims (5)
れた溝と、前記溝の側面に形成された導体と前記溝の底
面に形成された導体とを有し、前記溝の側面に形成され
た導体と底面に形成された導体により電気信号を伝送す
ることを特徴とする電気伝送線路。1. A semiconductor substrate, a groove formed on the semiconductor substrate, a conductor formed on a side surface of the groove, and a conductor formed on a bottom surface of the groove, and formed on a side surface of the groove. An electric transmission line for transmitting an electric signal by the formed conductor and the conductor formed on the bottom surface.
１記載の電気伝送線路。2. The electric transmission line according to claim 1, further comprising an insulating layer below the conductor on the bottom surface.
１または２に記載の電気伝送線路。3. The electric transmission line according to claim 1, further comprising an insulating layer above the conductor on the bottom surface.
の表面に導体を堆積する工程と、前記導体が堆積した溝
の底面の一部にレジストを形成する工程と、基板に対し
て垂直方向にエッチングを行い前記レジストの下部なら
びに溝側面以外の導体を除去する工程と、レジストを除
去する工程を有することを特徴とする電気伝送線路の製
造方法。4. A step of forming a groove in a semiconductor substrate, a step of depositing a conductor on the surface of the groove, a step of forming a resist on a part of the bottom surface of the groove where the conductor is deposited, and A method of manufacturing an electric transmission line, comprising: a step of etching in a vertical direction to remove conductors other than the lower part of the resist and side surfaces of the groove; and a step of removing the resist.
の表面に導体を堆積する工程と、基板に対して垂直方向
にエッチングを行い、溝側面以外の導体を除去する工程
と、絶縁体を堆積する工程と、導体を表面に堆積させる
工程と、溝の底面の一部にレジストを形成する工程と、
エッチングを行い前記レジスト下部以外の導体を除去す
る工程を有することを特徴とした電気伝送線路の製造方
法。5. A step of forming a groove in a semiconductor substrate, a step of depositing a conductor on the surface of the groove, a step of etching in the direction perpendicular to the substrate to remove a conductor other than a side surface of the groove, and an insulating step. A step of depositing a body, a step of depositing a conductor on the surface, a step of forming a resist on a part of the bottom surface of the groove,
A method of manufacturing an electric transmission line, comprising a step of etching to remove a conductor other than the lower portion of the resist.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237993A JPH0685158A (en) | 1992-09-07 | 1992-09-07 | Electric transmission line and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237993A JPH0685158A (en) | 1992-09-07 | 1992-09-07 | Electric transmission line and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685158A true JPH0685158A (en) | 1994-03-25 |
Family
ID=17023537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237993A Pending JPH0685158A (en) | 1992-09-07 | 1992-09-07 | Electric transmission line and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685158A (en) |
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