JPH0685158A - 電気伝送線路およびその製造方法 - Google Patents
電気伝送線路およびその製造方法Info
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- JPH0685158A JPH0685158A JP4237993A JP23799392A JPH0685158A JP H0685158 A JPH0685158 A JP H0685158A JP 4237993 A JP4237993 A JP 4237993A JP 23799392 A JP23799392 A JP 23799392A JP H0685158 A JPH0685158 A JP H0685158A
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- Japan
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- conductor
- groove
- transmission line
- resist
- electric transmission
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Abstract
(57)【要約】
【目的】 半導体基板上に形成した溝の側面に接地側の
配線を形成することにより、占有面積を従来よりも少な
くした、電気伝送線路を提供する。 【構成】 半導体基板１１の溝の側壁部分に形成した接
地用導体１２と溝の底部に形成した信号用導体１３から
電気伝送線路を構成する。側壁部分に接地用導体１２を
形成するために横方向の占有面積を減らすことができ
る。
配線を形成することにより、占有面積を従来よりも少な
くした、電気伝送線路を提供する。 【構成】 半導体基板１１の溝の側壁部分に形成した接
地用導体１２と溝の底部に形成した信号用導体１３から
電気伝送線路を構成する。側壁部分に接地用導体１２を
形成するために横方向の占有面積を減らすことができ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体表面において高速
信号を伝搬する電気伝送線路およびその製造方法に関す
るものである。
信号を伝搬する電気伝送線路およびその製造方法に関す
るものである。
【０００２】
【従来の技術】今日、半導体素子の高速化、高周波化、
高集積化技術は著しく進歩してきている。マイクロ波、
ミリ波帯においても従来個別の素子で構成されていた回
路の集積化がなされ、装置の小型、低消費電力化が実現
されている。また素子の高速化にともない素子間の信号
伝送路の重要性が増している。従来、高速信号を半導体
表面で伝送する方法としては、アナログ高速素子の信号
伝送路用として広く利用されているマイクロストリップ
線路、ならびにコプレーナー線路が利用されている。典
型的なマイクロストリップ線路を図４に示した。４１は
高誘電率の絶縁体であり、半導体素子では半導体基板と
なる。４２はストリップ導体、４３は接地導体である。
マイクロストリップ線路は平行平板形導波管の変形であ
り、接地導体４３とストリップ導体４２の間に電界を加
えて電磁波を伝搬させる。点線はこの時生じる電磁場を
簡単に示したものである。
高集積化技術は著しく進歩してきている。マイクロ波、
ミリ波帯においても従来個別の素子で構成されていた回
路の集積化がなされ、装置の小型、低消費電力化が実現
されている。また素子の高速化にともない素子間の信号
伝送路の重要性が増している。従来、高速信号を半導体
表面で伝送する方法としては、アナログ高速素子の信号
伝送路用として広く利用されているマイクロストリップ
線路、ならびにコプレーナー線路が利用されている。典
型的なマイクロストリップ線路を図４に示した。４１は
高誘電率の絶縁体であり、半導体素子では半導体基板と
なる。４２はストリップ導体、４３は接地導体である。
マイクロストリップ線路は平行平板形導波管の変形であ
り、接地導体４３とストリップ導体４２の間に電界を加
えて電磁波を伝搬させる。点線はこの時生じる電磁場を
簡単に示したものである。
【０００３】典型的なコプレーナー線路を図５に示し
た。マイクロストッリプ線路の接地導体を表面に配置し
ている。図５の５１はスリット導体である。マイクロス
トリップ線路と同様に表面に形成した接地導体４３とス
トリップ導体５１との間に電界を加えて電磁波を伝搬さ
せる。点線はこの時生じる電磁場を簡単に示したもので
ある。
た。マイクロストッリプ線路の接地導体を表面に配置し
ている。図５の５１はスリット導体である。マイクロス
トリップ線路と同様に表面に形成した接地導体４３とス
トリップ導体５１との間に電界を加えて電磁波を伝搬さ
せる。点線はこの時生じる電磁場を簡単に示したもので
ある。
【０００４】
【発明が解決しようとする課題】しかしながら図４に示
したマイクロストリップ線路では、表面に形成された半
導体素子の接地を取るためにバイアホール等の裏面から
の接続工程が必要となり、バイアホールの大きさに制限
を受けて集積化が困難となっている。さらに信号と信号
の干渉を小さくするために信号線の間を広く取らなけれ
ばならないことから伝送線路の占める割合が大きくな
り、半導体素子の集積化に対しては不適当である。
したマイクロストリップ線路では、表面に形成された半
導体素子の接地を取るためにバイアホール等の裏面から
の接続工程が必要となり、バイアホールの大きさに制限
を受けて集積化が困難となっている。さらに信号と信号
の干渉を小さくするために信号線の間を広く取らなけれ
ばならないことから伝送線路の占める割合が大きくな
り、半導体素子の集積化に対しては不適当である。
【０００５】図５に示したコプレーナー線路は裏面に接
地用の金属を堆積する必要がないため構造が簡単であり
半導体超高速素子間の伝送線路としてひろく利用されて
いるが、表面での接地導体の占める面積が大きくなると
いう欠点を有している。さらに複数の信号線を平行に配
線する場合、各信号線の間に接地導体を必要とし、配線
の占める割合が大きくなってしまう。
地用の金属を堆積する必要がないため構造が簡単であり
半導体超高速素子間の伝送線路としてひろく利用されて
いるが、表面での接地導体の占める面積が大きくなると
いう欠点を有している。さらに複数の信号線を平行に配
線する場合、各信号線の間に接地導体を必要とし、配線
の占める割合が大きくなってしまう。
【０００６】本発明は上記従来の問題点を解決するもの
で、高集積化された回路においても良好な信号伝送線
路、ならびにその製造方法を提供することを目的とす
る。
で、高集積化された回路においても良好な信号伝送線
路、ならびにその製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明は、半導体基板上に形成された溝において、側
面に形成された導体と底面に形成された導体、ならびに
底面の導体の下部に半導体基板以外の絶縁層、ならびに
底面の導体の上部に半導体基板以外の絶縁層を有した構
成を有している。
に本発明は、半導体基板上に形成された溝において、側
面に形成された導体と底面に形成された導体、ならびに
底面の導体の下部に半導体基板以外の絶縁層、ならびに
底面の導体の上部に半導体基板以外の絶縁層を有した構
成を有している。
【０００８】さらにこの構成を形成する手段として半導
体基板に溝を形成する工程と、前記溝の表面に導体を堆
積する工程と、前記導体が堆積した溝の底面の一部にレ
ジストを形成する工程と、基板に対して垂直方向にエッ
チングを行い前記レジストの下部ならびに溝側面以外の
導体を除去する工程と、レジストを除去する工程と、絶
縁体を堆積する工程を有している。さらに半導体基板に
溝を形成する工程と、前記溝の表面に導体を堆積する工
程と、基板に対して垂直方向にエッチングを行い、溝側
面以外の導体を除去する工程と、絶縁体を堆積する工程
と、導体を表面に堆積させる工程と、溝の底面の一部に
レジストを形成する工程と、エッチングを行い前記レジ
スト下部以外の導体を除去する工程と、絶縁体を堆積す
る工程を有している。
体基板に溝を形成する工程と、前記溝の表面に導体を堆
積する工程と、前記導体が堆積した溝の底面の一部にレ
ジストを形成する工程と、基板に対して垂直方向にエッ
チングを行い前記レジストの下部ならびに溝側面以外の
導体を除去する工程と、レジストを除去する工程と、絶
縁体を堆積する工程を有している。さらに半導体基板に
溝を形成する工程と、前記溝の表面に導体を堆積する工
程と、基板に対して垂直方向にエッチングを行い、溝側
面以外の導体を除去する工程と、絶縁体を堆積する工程
と、導体を表面に堆積させる工程と、溝の底面の一部に
レジストを形成する工程と、エッチングを行い前記レジ
スト下部以外の導体を除去する工程と、絶縁体を堆積す
る工程を有している。
【０００９】
【作用】この構成によって本発明の伝送線路は接地導体
を溝側面に形成することによって従来のコプレーナ線路
の接地導体よりも占有面積を小さくすることができ、高
集積化が容易になる。さらに側面接地導体によって外部
に漏れる電磁場を従来のストリップ線路やコプレーナ線
路に比べて少なくすることが出来る。このことにより配
線を近接したときに生じる配線間の結合を少なくするこ
とができ、複数の配線を従来よりも近接させることがで
きる。さらに本発明の伝送線路の製造方法は従来用いら
れている半導体プロセスをそのまま使用するために容易
に製造することができる。
を溝側面に形成することによって従来のコプレーナ線路
の接地導体よりも占有面積を小さくすることができ、高
集積化が容易になる。さらに側面接地導体によって外部
に漏れる電磁場を従来のストリップ線路やコプレーナ線
路に比べて少なくすることが出来る。このことにより配
線を近接したときに生じる配線間の結合を少なくするこ
とができ、複数の配線を従来よりも近接させることがで
きる。さらに本発明の伝送線路の製造方法は従来用いら
れている半導体プロセスをそのまま使用するために容易
に製造することができる。
【００１０】
【実施例】（実施例１）以下、本発明の一実施例につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１１】図１において、１１は半導体基板、１２は
側面に形成した接地用導体、１３は底面に形成した信号
用導体、１４は上部絶縁体、１５は下部絶縁体である。
（ａ）は半導体基板２１に垂直に溝を形成した場合であ
り、溝の両端の側面には接地導体１２が形成してあり、
溝の平坦なところに信号用導体１３を形成したものであ
る。このような構成にする事により側面を有効に利用で
きるので従来のコプレーナ線路よりも信号線の占有する
面積を小さくすることができる。また接地用導体が信号
用導体に対してほぼ垂直に形成されていることから電磁
場が外部に漏洩する量が従来のコプレーナ線路より少な
くすることができ、従来よりも配線を近接させることが
できる。（ｂ）は半導体基板に逆メサに溝を形成したと
きの構成である。（ｃ）は信号用導体の下部に絶縁体を
形成したときの構成であり、下部絶縁体の膜厚を変化さ
せることによって、側面に形成した接地用導体との相対
位置関係を制御できるようになっている。
側面に形成した接地用導体、１３は底面に形成した信号
用導体、１４は上部絶縁体、１５は下部絶縁体である。
（ａ）は半導体基板２１に垂直に溝を形成した場合であ
り、溝の両端の側面には接地導体１２が形成してあり、
溝の平坦なところに信号用導体１３を形成したものであ
る。このような構成にする事により側面を有効に利用で
きるので従来のコプレーナ線路よりも信号線の占有する
面積を小さくすることができる。また接地用導体が信号
用導体に対してほぼ垂直に形成されていることから電磁
場が外部に漏洩する量が従来のコプレーナ線路より少な
くすることができ、従来よりも配線を近接させることが
できる。（ｂ）は半導体基板に逆メサに溝を形成したと
きの構成である。（ｃ）は信号用導体の下部に絶縁体を
形成したときの構成であり、下部絶縁体の膜厚を変化さ
せることによって、側面に形成した接地用導体との相対
位置関係を制御できるようになっている。
【００１２】図２は本発明の線路を形成する方法の一実
施例である。図２において、２１はＧａＡｓ半絶縁性基
板、２２は全面に堆積したＡｕ、２３はレジスト、２４
は側面に形成した接地用導体のＡｕ、２５は底面に形成
した信号用導体のＡｕ２２、２６はＳｉＮ膜である。以
下図２（ａ）,（ｂ）,（ｃ）,（ｄ）,（ｅ）の順番に沿
って形成方法を説明する。
施例である。図２において、２１はＧａＡｓ半絶縁性基
板、２２は全面に堆積したＡｕ、２３はレジスト、２４
は側面に形成した接地用導体のＡｕ、２５は底面に形成
した信号用導体のＡｕ２２、２６はＳｉＮ膜である。以
下図２（ａ）,（ｂ）,（ｃ）,（ｄ）,（ｅ）の順番に沿
って形成方法を説明する。
【００１３】まずはじめにＧａＡｓ半絶縁性基板２１に
ＣＦ4、ＳＦ6などのガスを用いた反応性イオンエッチン
グにより５μｍ垂直に溝を形成する（ａ）。全面にＡｕ
を１μｍメッキにより堆積させる（ｂ）。レジストを塗
布した後、フォトリソグラフィにより溝の底面にレジス
ト２３を残す（ｃ）。ＣＦ4、ＳＦ6などのガスを用いた
反応性イオンエッチングによりＧａＡｓ半絶縁性基板２
１に垂直方向にエッチングを行い平坦部分のＡｕを除
く。この時、側面のＡｕ２４は上部のＡｕがマスクとな
りエッチングされない。レジストを除去すると側面のＡ
ｕ２４および平坦部のＡｕ２５が残る（ｄ）。次に全面
にＳｉＨ3、ＮＨ3を用いたプラズマ化学的気相成長によ
りＳｉＮ膜２６を１μｍ堆積させる（ｅ）。このように
して本発明の構成を形成する。
ＣＦ4、ＳＦ6などのガスを用いた反応性イオンエッチン
グにより５μｍ垂直に溝を形成する（ａ）。全面にＡｕ
を１μｍメッキにより堆積させる（ｂ）。レジストを塗
布した後、フォトリソグラフィにより溝の底面にレジス
ト２３を残す（ｃ）。ＣＦ4、ＳＦ6などのガスを用いた
反応性イオンエッチングによりＧａＡｓ半絶縁性基板２
１に垂直方向にエッチングを行い平坦部分のＡｕを除
く。この時、側面のＡｕ２４は上部のＡｕがマスクとな
りエッチングされない。レジストを除去すると側面のＡ
ｕ２４および平坦部のＡｕ２５が残る（ｄ）。次に全面
にＳｉＨ3、ＮＨ3を用いたプラズマ化学的気相成長によ
りＳｉＮ膜２６を１μｍ堆積させる（ｅ）。このように
して本発明の構成を形成する。
【００１４】本発明では各工程を従来用いられている半
導体製造装置をそのまま使用することから、容易に製造
できる。なお溝の形成方法を酒石酸：過酸化水素を用い
たウェットエッチングによって順メサ、逆メサとしても
上記と同様な行程で容易に形成できる。
導体製造装置をそのまま使用することから、容易に製造
できる。なお溝の形成方法を酒石酸：過酸化水素を用い
たウェットエッチングによって順メサ、逆メサとしても
上記と同様な行程で容易に形成できる。
【００１５】（実施例２）以下、本発明の第２の実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００１６】図３において、２１はＧａＡｓ半絶縁性基
板、２２は全面に堆積したＡｕ、２４は側面に形成した
接地用導体のＡｕ、３１は下部ＳｉＮ膜、３２は上部Ｓ
ｉＮ膜、２５は下部ＳｉＮ膜３２上に形成した信号用導
体のＡｕ、２３は信号用導体を形成するためのレジスト
である。以下図３（ａ）,（ｂ）,（ｃ）,（ｄ）,
（ｅ）,（ｆ）の順番に沿って形成方法を説明する。
板、２２は全面に堆積したＡｕ、２４は側面に形成した
接地用導体のＡｕ、３１は下部ＳｉＮ膜、３２は上部Ｓ
ｉＮ膜、２５は下部ＳｉＮ膜３２上に形成した信号用導
体のＡｕ、２３は信号用導体を形成するためのレジスト
である。以下図３（ａ）,（ｂ）,（ｃ）,（ｄ）,
（ｅ）,（ｆ）の順番に沿って形成方法を説明する。
【００１７】まずはじめにＧａＡｓ半絶縁性基板２１に
ＣＦ4、ＳＦ6などのガスを用いた反応性イオンエッチン
グにより垂直に５μｍの溝を形成する（ａ）。全面にＡ
ｕ２２を１μｍメッキにより堆積させる（ｂ）。Ｃ
Ｆ4、ＳＦ6などのガスを用いた反応性イオンエッチング
によりＧａＡｓ半絶縁性基板２１に垂直方向にエッチン
グを行い平坦部分のＡｕを除く。この時、側面のＡｕ２
４は上部のＡｕがマスクとなりエッチングされず、側面
の接地導体が形成される（ｃ）。全面にＳｉＨ3、ＮＨ3
を用いたプラズマ化学的気相成長によりＳｉＮを２００
ｎｍ堆積させ下部ＳｉＮ膜３１を形成する。さらに全面
にＡｕ２５を１μｍメッキにより堆積させる。レジスト
を塗布した後、フォトリソグラフィにより溝の底面にレ
ジスト２３を残す（ｄ）。レジスト２３下部以外のＡｕ
をエッチングにより取り除き、レジストを除去する
（ｅ）。最後にＳｉＨ3、ＮＨ3を用いたプラズマ化学的
気相成長により上部ＳｉＮ膜を１μｍ堆積させる
（ｆ）。このようにして本発明の構成を形成する。
ＣＦ4、ＳＦ6などのガスを用いた反応性イオンエッチン
グにより垂直に５μｍの溝を形成する（ａ）。全面にＡ
ｕ２２を１μｍメッキにより堆積させる（ｂ）。Ｃ
Ｆ4、ＳＦ6などのガスを用いた反応性イオンエッチング
によりＧａＡｓ半絶縁性基板２１に垂直方向にエッチン
グを行い平坦部分のＡｕを除く。この時、側面のＡｕ２
４は上部のＡｕがマスクとなりエッチングされず、側面
の接地導体が形成される（ｃ）。全面にＳｉＨ3、ＮＨ3
を用いたプラズマ化学的気相成長によりＳｉＮを２００
ｎｍ堆積させ下部ＳｉＮ膜３１を形成する。さらに全面
にＡｕ２５を１μｍメッキにより堆積させる。レジスト
を塗布した後、フォトリソグラフィにより溝の底面にレ
ジスト２３を残す（ｄ）。レジスト２３下部以外のＡｕ
をエッチングにより取り除き、レジストを除去する
（ｅ）。最後にＳｉＨ3、ＮＨ3を用いたプラズマ化学的
気相成長により上部ＳｉＮ膜を１μｍ堆積させる
（ｆ）。このようにして本発明の構成を形成する。
【００１８】信号用導体のＡｕ２５とＧａＡｓ半絶縁性
基板２１との間に下部ＳｉＮ膜３１を形成することによ
って、信号用導体２５のＡｕと接地用導体２４のＡｕと
の位置関係を下部ＳｉＮ膜３１の堆積膜厚を変えること
によって任意に設定できる。
基板２１との間に下部ＳｉＮ膜３１を形成することによ
って、信号用導体２５のＡｕと接地用導体２４のＡｕと
の位置関係を下部ＳｉＮ膜３１の堆積膜厚を変えること
によって任意に設定できる。
【００１９】
【発明の効果】以上のように、本発明は、半導体上に形
成した溝の側面に接地用導体を形成することによりコプ
レーナ形等の従来線路と比較して占有面積が格段に少な
い高周波伝送線路を提供する。
成した溝の側面に接地用導体を形成することによりコプ
レーナ形等の従来線路と比較して占有面積が格段に少な
い高周波伝送線路を提供する。
【００２０】さらに本発明は従来用いられている半導体
製造方法を利用して本発明の線路を形成する方法を提供
する。
製造方法を利用して本発明の線路を形成する方法を提供
する。
【図１】本発明の一実施例の伝送線路の断面図
【図２】本発明の一実施例の伝送線路の製造方法を示す
工程断面図
工程断面図
【図３】本発明の一実施例の伝送線路の製造方法を示す
工程断面図
工程断面図
【図４】従来のマイクロストリップラインの断面図
【図５】従来のコプレーナラインの断面図
１１ 半導体基板 １２ 接地用導体 １３ 信号用導体 １４ 上部絶縁体 １５ 下部絶縁体 ２１ ＧａＡｓ半絶縁性基板 ２２ 全面に堆積したＡｕ ２３ レジスト ２４ 側面に形成した接地用導体のＡｕ ２５ 信号用導体のＡｕ ２６ ＳｉＮ膜 ３１ 下部ＳｉＮ膜 ３２ 上部ＳｉＮ膜 ４１ 高誘電率の絶縁体 ４２ ストリップ導体 ４３ 接地導体 ５１ スリット導体
Claims (5)
- 【請求項１】半導体基板と、前記半導体基板上に形成さ
れた溝と、前記溝の側面に形成された導体と前記溝の底
面に形成された導体とを有し、前記溝の側面に形成され
た導体と底面に形成された導体により電気信号を伝送す
ることを特徴とする電気伝送線路。 - 【請求項２】底面の導体の下部に絶縁層を有した請求項
１記載の電気伝送線路。 - 【請求項３】底面の導体の上部に絶縁層を有した請求項
１または２に記載の電気伝送線路。 - 【請求項４】半導体基板に溝を形成する工程と、前記溝
の表面に導体を堆積する工程と、前記導体が堆積した溝
の底面の一部にレジストを形成する工程と、基板に対し
て垂直方向にエッチングを行い前記レジストの下部なら
びに溝側面以外の導体を除去する工程と、レジストを除
去する工程を有することを特徴とする電気伝送線路の製
造方法。 - 【請求項５】半導体基板に溝を形成する工程と、前記溝
の表面に導体を堆積する工程と、基板に対して垂直方向
にエッチングを行い、溝側面以外の導体を除去する工程
と、絶縁体を堆積する工程と、導体を表面に堆積させる
工程と、溝の底面の一部にレジストを形成する工程と、
エッチングを行い前記レジスト下部以外の導体を除去す
る工程を有することを特徴とした電気伝送線路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237993A JPH0685158A (ja) | 1992-09-07 | 1992-09-07 | 電気伝送線路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237993A JPH0685158A (ja) | 1992-09-07 | 1992-09-07 | 電気伝送線路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685158A true JPH0685158A (ja) | 1994-03-25 |
Family
ID=17023537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237993A Pending JPH0685158A (ja) | 1992-09-07 | 1992-09-07 | 電気伝送線路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685158A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279444A (ja) * | 1995-04-07 | 1996-10-22 | Nec Corp | 微小構造体およびその製造方法 |
| JP2001358140A (ja) * | 2000-06-13 | 2001-12-26 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US6433408B1 (en) | 1999-01-08 | 2002-08-13 | Nec Corporation | Highly integrated circuit including transmission lines which have excellent characteristics |
| JP2007288652A (ja) * | 2006-04-19 | 2007-11-01 | Mitsubishi Electric Corp | 高周波伝送線路 |
| WO2010074232A1 (ja) * | 2008-12-26 | 2010-07-01 | パナソニック電工株式会社 | 配線構造およびこれを有するマイクロリレー |
| WO2010110315A1 (ja) * | 2009-03-24 | 2010-09-30 | パナソニック電工株式会社 | 伝送線路 |
-
1992
- 1992-09-07 JP JP4237993A patent/JPH0685158A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08279444A (ja) * | 1995-04-07 | 1996-10-22 | Nec Corp | 微小構造体およびその製造方法 |
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