JP3586435B2 - 高周波半導体装置 - Google Patents
高周波半導体装置 Download PDFInfo
- Publication number
- JP3586435B2 JP3586435B2 JP2001099955A JP2001099955A JP3586435B2 JP 3586435 B2 JP3586435 B2 JP 3586435B2 JP 2001099955 A JP2001099955 A JP 2001099955A JP 2001099955 A JP2001099955 A JP 2001099955A JP 3586435 B2 JP3586435 B2 JP 3586435B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- power supply
- ground
- conductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は高周波信号の導波路を用いたＭＭＩＣ全般に関するものである。
高周波信号は、金属でできた線路内ではなく、信号線路とグランド間を伝播するため、常に信号線路とグランドが一体となるように配置しなければならない。
【０００２】
【従来の技術】
ＨＥＭＴやＨＢＴ に代表される高速半導体デバイスを利用したＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）では、高周波信号を取り扱うため、通常のシリコン集積回路などとは違い、配線には信号線とグランドが一体となった高周波導波路が必要となる。このような高周波導波路として、線路特性が安定で分散特性（伝播定数の周波数依存性）が少ないマイクロストリップ線路が使用される。
【０００３】
図９は従来例断面図であり，従来のマイクロストリップ線路を使用したＭＭＩＣのなかでも、特に線路導体を多層化したいわゆる３次元ＭＭＩＣを示す図である。図９に示すように、従来の多層構造のＭＭＩＣは半導体基板１上に設けられた表面絶縁膜２上に接地プレート３が設けられ、この接地プレート３は各層間絶縁膜４上に設けられた線路導体５との間でマイクロストリップ線路を構成している。
【０００４】
【発明が解決しようとする課題】
図９で説明した多層構造の高周波線路を有するＭＭＩＣ（以下、「３次元ＭＭＩＣ」という。）は、各層を平面に展開した一般のＭＭＩＣに比べて高集積化が可能であるという優れた効果を持っている。
【０００５】
しかしながら、各層の線路導体５は接地プレート３との間でマイクロストリップ線路を構成するため、線路導体５と接地プレート３の間に他の導体をオーバーラップして配置することができないという条件があり、レイアウト上の制約条件が通常のシリコン集積回路などと比較して厳しい。
【０００６】
本発明は、３次元ＭＭＩＣにおいて、レイアウト条件の緩和を図ることを目的とする。
【０００７】
【課題を解決するための手段】
本発明者は、ＭＭＩＣのレイアウト条件について検討した結果、レイアウト上の制約条件のうちでも、電源導体との兼ね合いが無視できないことに着目した。つまり、前述したようにＭＭＩＣでは線路導体は他の導体とオーバーラップして配置することはできないため、電源導体についても線路導体の間を縫って配置する必要がある。しかし、電源導体は所定の電流容量を確保するため、その配線幅の下限が決まっており、その占有面積が線路導体の配置の自由度を大きく阻害しているのである。
【０００８】
図１は本発明の原理説明図であり、３次元ＭＭＩＣの断面を表している。本発明では前記知見に鑑みて、線路導体の配置に影響すること無く、電源導体を配置するものであり、具体的には、図１のように、接地プレート３に対して絶縁膜（接地間絶縁膜６）を介し容量結合する電源導体７を設けるものである。なお、線路導体５は、接地プレート又は電源導体７と層間絶縁膜４を介して容量結合している。また、接地プレート３と電源導体７間の容量は、接地プレート３又は電源導体７と線路導体５間の容量より大きい。
【０００９】
本発明の電源導体７は、接地間絶縁膜６を介して接地プレート３と容量結合しているため、高周波的には接地電位と見なすことができ、線路導体５は電源導体７を接地プレートとして高周波伝送路を構成することができる。したがって、本発明によれば線路導体５と電源導体７とをオーバーラップさせてレイアウトすることが可能となる。このように、本発明による電源導体７は線路導体５とのオーバーラップを考慮する必要がないため、大きな面積でレイアウトすることができ、したがって、所望の電流容量を容易に確保することができる。
【００１０】
なお、電源導体７を高周波的に接地プレートと見なすことができるためには、ある程度の容量をもって接地プレート３と容量結合する必要がある。具体的には、電源導体７と接地プレート３間の容量が、線路導体５と接地プレート３または電源導体７との間でなす容量よりも大きい必要がある。このため、接地間絶縁膜６の静電容量を材料的または構造的に大きくする必要がありそのためには、例えば、接地間絶縁膜６の材料を層間絶縁膜４より誘電率の大きな材料とする、又は、層間絶縁膜４と同じ材料とした場合には、接地間絶縁膜の厚さを薄くすることが好ましい。
【００１１】
【発明の実施の形態】
以下、本発明を実施形態例を用いて説明する。
【００１２】
図２は本発明の第１実施形態例断面図であり、本発明を適用した３次元ＭＭＩＣの断面を表している。図３は本発明の第１実施形態例平面図であり、本実施形態例の電源導体のレイアウトを表す平面図である。
【００１３】
本実施形態例は、ＧａＡｓからなる半導体基板１に設けられた活性領域１ａ（たとえばＦＥＴのドレイン）に対して電源を供給する態様を示すものである。表面絶縁膜２は、半導体基板１の表面を保護するためのものであり、窒化シリコンなどのように安定な材料が採用される。本発明の電源導体７は、接地プレート３上に設けられた接地間絶縁膜６を介して接地プレート３と容量結合している。ここで、接地間絶縁膜６の材料として、誘電率の大きな窒化シリコンを採用することができる。接地間絶縁膜６の材料としては、層間絶縁膜４を構成するポリイミドなどの材料を使用することもできるが、ポリイミドは比較的誘電率が低いため、これを使用する場合は薄く形成するなど、接地プレート３と電源導体７間の容量を大きくする配慮が必要である。
【００１４】
なお、本実施例の電源導体７は、図３に示すように半導体基板１上の接地プレート３と同じパターンの平板形状をもって設けられている。電源導体７が平面的に設けられているため、任意の位置にスルーホールを設けることができるので、電源電位を接続する活性領域１ａが複数ある場合、電源導体の引き回し設計を行うことなしに活性領域１ａとの接続が可能になる。また、半導体基板１上の各デバイスのレイアウトと、線路導体５など接地プレート３よりも上に位置するパッシブデバイスのレイアウトとを別々に設計する、いわゆるマスタースライスの技法を採用する場合においては、半導体基板１上のいかなる位置に活性領域１ａがレイアウトされようとも、電源導体７の再設計は不要になる。
【００１５】
本実施形態例では電源導体７上には所望の線路導体５がレイアウトされるが、本発明により電源導体７の存在を考慮することなく線路導体５のレイアウト設計が出来るので、レイアウト作業の自由度が増す。
【００１６】
以下、本発明の他の実施形態例を説明する。図４、図５及び図６はそれぞれ本発明の第２、第３及び第４実施形態例平面図であり、電源導体７の平面的なレイアウトを表している。
【００１７】
第２実施形態例では、図４を参照して、電源導体７を配線形状とし、電源パッド位置９ａから活性領域位置９ｂまで引き回した態様としている。
【００１８】
第３実施形態例では、図５を参照して、平板形状の電源導体７を半導体基板１上の一部領域に選択的に設けたものである。この場合電源導体７は、電源が供給される活性領域（図示せず）を被覆するように配置する。
【００１９】
第４実施形態例では、図６を参照して、電源導体７を格子状に配置したものである。格子間の隙間には接地プレート３が露出しているため、全面が接地電位と見なせる。また、この実施形態例では、接地プレート３および電源導体７を貫通するスルーホールを通して半導体基板１上の活性領域に接続する配線を設ける場合、接地プレート３におけるスルーホールのレイアウトおよび半導体基板１上の活性領域のレイアウトを格子間の隙間の位置に整合させれば、電源導体７にはスルーホールのレイアウトを考慮する必要がなくなる。
【００２０】
半導体デバイスが必要とする電源電位が複数ある場合、それにともなって本発明の電源導体を複数設けることも出来る。
【００２１】
図７は本発明の第５実施形態例断面図であり、複数電位が供給されるＭＭＩＣの断面を表している。この実施形態例は、図７を参照して、電源パッド８ａ，８ｂおよび活性領域１ａ，１ｂに対してスルーホールを介してそれぞれ電源導体７ａ、７ｂを接続したものである。電源導体７ａ，７ｂは、接地間絶縁膜６を介して積層されている。この構成では、接地間絶縁膜６を介して電源導体７ａおよび７ｂが接地プレート３と容量結合されるため、電源導体７ａ，７ｂは高周波的に接地プレートとして機能する。
【００２２】
図８は本発明の第６実施形態例平面図であり、複数電位が供給されるＭＭＩＣの電源導体のレイアウトを表している。本実施形態例は、図７の例とは異なり、平面的に複数の電源導体７ａ，７ｂ を配置したものである。
【００２３】
以上説明した実施例では、接地プレート３が表面絶縁膜２上にだけ設けられたものであるが、線路導体５が設けられる層間絶縁膜４の各層毎に接地プレートを設けるタイプの３次元ＭＭＩＣも考えられる。この場合、本発明の電源導体は最下層の接地プレートではなく、その上層の接地プレートと接地間絶縁膜を介して容量結合させても良い。
なお、以上の実施例では３次元ＭＭＩＣとして、線路導体を多層に配置したものを説明したが、本発明による線路導体と電源導体とのオーバーラップを可能とする効果は、線路導体が多層に配置されない構成のＭＭＩＣでも発揮されることは言うまでもない。
【００２４】
【発明の効果】
以上説明したように、本発明によれば電源導体と線路導体とをオーバーラップして配置することができ、しかも電源導体を大きな面積で配置することができるから、ＭＭＩＣの設計に関するレイアウトの自由度が向上する。また、線路導体とのオーバーラップが可能なので、チップ全体の面積も縮小することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明の第１実施形態例断面図
【図３】本発明の第１実施形態例平面図
【図４】本発明の第２実施形態例平面図
【図５】本発明の第３実施形態例平面図
【図６】本発明の第４実施形態例平面図
【図７】本発明の第５実施形態例断面図
【図８】本発明の第６実施形態例平面図
【図９】従来例断面図
【符号の説明】
１．半導体基板
１ａ，１ｂ．活性領域
２．表面絶縁膜
３．接地プレート
４．層間絶縁膜
５．線路導体
６．接地間絶縁膜
７，７ａ，７ｂ．電源導体
８，８ａ，８ｂ．電源パッド
９ａ．電源パッド位置
９ｂ．活性領域位置
【発明の属する技術分野】
本発明は高周波信号の導波路を用いたＭＭＩＣ全般に関するものである。
高周波信号は、金属でできた線路内ではなく、信号線路とグランド間を伝播するため、常に信号線路とグランドが一体となるように配置しなければならない。
【０００２】
【従来の技術】
ＨＥＭＴやＨＢＴ に代表される高速半導体デバイスを利用したＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）では、高周波信号を取り扱うため、通常のシリコン集積回路などとは違い、配線には信号線とグランドが一体となった高周波導波路が必要となる。このような高周波導波路として、線路特性が安定で分散特性（伝播定数の周波数依存性）が少ないマイクロストリップ線路が使用される。
【０００３】
図９は従来例断面図であり，従来のマイクロストリップ線路を使用したＭＭＩＣのなかでも、特に線路導体を多層化したいわゆる３次元ＭＭＩＣを示す図である。図９に示すように、従来の多層構造のＭＭＩＣは半導体基板１上に設けられた表面絶縁膜２上に接地プレート３が設けられ、この接地プレート３は各層間絶縁膜４上に設けられた線路導体５との間でマイクロストリップ線路を構成している。
【０００４】
【発明が解決しようとする課題】
図９で説明した多層構造の高周波線路を有するＭＭＩＣ（以下、「３次元ＭＭＩＣ」という。）は、各層を平面に展開した一般のＭＭＩＣに比べて高集積化が可能であるという優れた効果を持っている。
【０００５】
しかしながら、各層の線路導体５は接地プレート３との間でマイクロストリップ線路を構成するため、線路導体５と接地プレート３の間に他の導体をオーバーラップして配置することができないという条件があり、レイアウト上の制約条件が通常のシリコン集積回路などと比較して厳しい。
【０００６】
本発明は、３次元ＭＭＩＣにおいて、レイアウト条件の緩和を図ることを目的とする。
【０００７】
【課題を解決するための手段】
本発明者は、ＭＭＩＣのレイアウト条件について検討した結果、レイアウト上の制約条件のうちでも、電源導体との兼ね合いが無視できないことに着目した。つまり、前述したようにＭＭＩＣでは線路導体は他の導体とオーバーラップして配置することはできないため、電源導体についても線路導体の間を縫って配置する必要がある。しかし、電源導体は所定の電流容量を確保するため、その配線幅の下限が決まっており、その占有面積が線路導体の配置の自由度を大きく阻害しているのである。
【０００８】
図１は本発明の原理説明図であり、３次元ＭＭＩＣの断面を表している。本発明では前記知見に鑑みて、線路導体の配置に影響すること無く、電源導体を配置するものであり、具体的には、図１のように、接地プレート３に対して絶縁膜（接地間絶縁膜６）を介し容量結合する電源導体７を設けるものである。なお、線路導体５は、接地プレート又は電源導体７と層間絶縁膜４を介して容量結合している。また、接地プレート３と電源導体７間の容量は、接地プレート３又は電源導体７と線路導体５間の容量より大きい。
【０００９】
本発明の電源導体７は、接地間絶縁膜６を介して接地プレート３と容量結合しているため、高周波的には接地電位と見なすことができ、線路導体５は電源導体７を接地プレートとして高周波伝送路を構成することができる。したがって、本発明によれば線路導体５と電源導体７とをオーバーラップさせてレイアウトすることが可能となる。このように、本発明による電源導体７は線路導体５とのオーバーラップを考慮する必要がないため、大きな面積でレイアウトすることができ、したがって、所望の電流容量を容易に確保することができる。
【００１０】
なお、電源導体７を高周波的に接地プレートと見なすことができるためには、ある程度の容量をもって接地プレート３と容量結合する必要がある。具体的には、電源導体７と接地プレート３間の容量が、線路導体５と接地プレート３または電源導体７との間でなす容量よりも大きい必要がある。このため、接地間絶縁膜６の静電容量を材料的または構造的に大きくする必要がありそのためには、例えば、接地間絶縁膜６の材料を層間絶縁膜４より誘電率の大きな材料とする、又は、層間絶縁膜４と同じ材料とした場合には、接地間絶縁膜の厚さを薄くすることが好ましい。
【００１１】
【発明の実施の形態】
以下、本発明を実施形態例を用いて説明する。
【００１２】
図２は本発明の第１実施形態例断面図であり、本発明を適用した３次元ＭＭＩＣの断面を表している。図３は本発明の第１実施形態例平面図であり、本実施形態例の電源導体のレイアウトを表す平面図である。
【００１３】
本実施形態例は、ＧａＡｓからなる半導体基板１に設けられた活性領域１ａ（たとえばＦＥＴのドレイン）に対して電源を供給する態様を示すものである。表面絶縁膜２は、半導体基板１の表面を保護するためのものであり、窒化シリコンなどのように安定な材料が採用される。本発明の電源導体７は、接地プレート３上に設けられた接地間絶縁膜６を介して接地プレート３と容量結合している。ここで、接地間絶縁膜６の材料として、誘電率の大きな窒化シリコンを採用することができる。接地間絶縁膜６の材料としては、層間絶縁膜４を構成するポリイミドなどの材料を使用することもできるが、ポリイミドは比較的誘電率が低いため、これを使用する場合は薄く形成するなど、接地プレート３と電源導体７間の容量を大きくする配慮が必要である。
【００１４】
なお、本実施例の電源導体７は、図３に示すように半導体基板１上の接地プレート３と同じパターンの平板形状をもって設けられている。電源導体７が平面的に設けられているため、任意の位置にスルーホールを設けることができるので、電源電位を接続する活性領域１ａが複数ある場合、電源導体の引き回し設計を行うことなしに活性領域１ａとの接続が可能になる。また、半導体基板１上の各デバイスのレイアウトと、線路導体５など接地プレート３よりも上に位置するパッシブデバイスのレイアウトとを別々に設計する、いわゆるマスタースライスの技法を採用する場合においては、半導体基板１上のいかなる位置に活性領域１ａがレイアウトされようとも、電源導体７の再設計は不要になる。
【００１５】
本実施形態例では電源導体７上には所望の線路導体５がレイアウトされるが、本発明により電源導体７の存在を考慮することなく線路導体５のレイアウト設計が出来るので、レイアウト作業の自由度が増す。
【００１６】
以下、本発明の他の実施形態例を説明する。図４、図５及び図６はそれぞれ本発明の第２、第３及び第４実施形態例平面図であり、電源導体７の平面的なレイアウトを表している。
【００１７】
第２実施形態例では、図４を参照して、電源導体７を配線形状とし、電源パッド位置９ａから活性領域位置９ｂまで引き回した態様としている。
【００１８】
第３実施形態例では、図５を参照して、平板形状の電源導体７を半導体基板１上の一部領域に選択的に設けたものである。この場合電源導体７は、電源が供給される活性領域（図示せず）を被覆するように配置する。
【００１９】
第４実施形態例では、図６を参照して、電源導体７を格子状に配置したものである。格子間の隙間には接地プレート３が露出しているため、全面が接地電位と見なせる。また、この実施形態例では、接地プレート３および電源導体７を貫通するスルーホールを通して半導体基板１上の活性領域に接続する配線を設ける場合、接地プレート３におけるスルーホールのレイアウトおよび半導体基板１上の活性領域のレイアウトを格子間の隙間の位置に整合させれば、電源導体７にはスルーホールのレイアウトを考慮する必要がなくなる。
【００２０】
半導体デバイスが必要とする電源電位が複数ある場合、それにともなって本発明の電源導体を複数設けることも出来る。
【００２１】
図７は本発明の第５実施形態例断面図であり、複数電位が供給されるＭＭＩＣの断面を表している。この実施形態例は、図７を参照して、電源パッド８ａ，８ｂおよび活性領域１ａ，１ｂに対してスルーホールを介してそれぞれ電源導体７ａ、７ｂを接続したものである。電源導体７ａ，７ｂは、接地間絶縁膜６を介して積層されている。この構成では、接地間絶縁膜６を介して電源導体７ａおよび７ｂが接地プレート３と容量結合されるため、電源導体７ａ，７ｂは高周波的に接地プレートとして機能する。
【００２２】
図８は本発明の第６実施形態例平面図であり、複数電位が供給されるＭＭＩＣの電源導体のレイアウトを表している。本実施形態例は、図７の例とは異なり、平面的に複数の電源導体７ａ，７ｂ を配置したものである。
【００２３】
以上説明した実施例では、接地プレート３が表面絶縁膜２上にだけ設けられたものであるが、線路導体５が設けられる層間絶縁膜４の各層毎に接地プレートを設けるタイプの３次元ＭＭＩＣも考えられる。この場合、本発明の電源導体は最下層の接地プレートではなく、その上層の接地プレートと接地間絶縁膜を介して容量結合させても良い。
なお、以上の実施例では３次元ＭＭＩＣとして、線路導体を多層に配置したものを説明したが、本発明による線路導体と電源導体とのオーバーラップを可能とする効果は、線路導体が多層に配置されない構成のＭＭＩＣでも発揮されることは言うまでもない。
【００２４】
【発明の効果】
以上説明したように、本発明によれば電源導体と線路導体とをオーバーラップして配置することができ、しかも電源導体を大きな面積で配置することができるから、ＭＭＩＣの設計に関するレイアウトの自由度が向上する。また、線路導体とのオーバーラップが可能なので、チップ全体の面積も縮小することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明の第１実施形態例断面図
【図３】本発明の第１実施形態例平面図
【図４】本発明の第２実施形態例平面図
【図５】本発明の第３実施形態例平面図
【図６】本発明の第４実施形態例平面図
【図７】本発明の第５実施形態例断面図
【図８】本発明の第６実施形態例平面図
【図９】従来例断面図
【符号の説明】
１．半導体基板
１ａ，１ｂ．活性領域
２．表面絶縁膜
３．接地プレート
４．層間絶縁膜
５．線路導体
６．接地間絶縁膜
７，７ａ，７ｂ．電源導体
８，８ａ，８ｂ．電源パッド
９ａ．電源パッド位置
９ｂ．活性領域位置
Claims (13)
- 半導体基板の上面に形成された活性領域と、
前記半導体基板上面に設けられた表面絶縁膜と、
前記半導体基板の上面全面を覆うように前記表面絶縁膜を介して設けられ、接地電位に接続される接地プレートと、
前記接地プレート上に接地間絶縁膜を介して配置され、電源電位に接続される電源導体と、
前記電源導体上に層間絶縁膜を介し前記電源導体とオーバーラップするようにして設けられ、前記接地プレートとの間および前記電源導体との間で高周波伝送路を構成すると共に前記接地プレートとの間および前記電源導体との間で構成される静電容量が、前記接地プレートと前記電源導体との間の静電容量よりも小さい線路導体と、
前記活性領域と前記電源導体とを電気的に接続するために前記活性領域上に形成された、前記接地間絶縁膜、前記接地プレート及び前記表面絶縁膜を貫通するスルーホールと、
を備えることを特徴とする高周波半導体装置。 - 前記接地間絶縁膜は、前記層間絶縁膜よりも誘電率の高い材料によって構成されることを特徴とする請求項１記載の高周波半導体装置。
- 前記接地間絶縁膜は、前記層間絶縁膜と同じ材料によって構成され、前記層間絶縁膜よりも薄いことを特徴とする請求項１記載の高周波半導体装置。
- 前記線路導体は、複数の前記層間絶縁膜を介して多層に設けられてなることを特徴とする請求項１記載の高周波半導体装置。
- 前記線路導体は、前記層間絶縁膜を介して単層で設けられてなることを特徴とする請求項１記載の高周波半導体装置。
- 前記電源導体は、前記接地プレートと同じパターンの平板形状をもってなることを特徴とする請求項１記載の高周波半導体装置。
- 前記電源導体は、配線形状をもってなることを特徴とする請求項１記載の高周波半導体装置。
- 前記電源導体は、前記半導体基板上に選択的に設けられた平板形状をもってなることを特徴とする請求項１記載の高周波半導体装置。
- 前記電源導体は、格子状に形成された平板形状をもってなることを特徴とする請求項１記載の高周波半導体装置。
- 前記電源導体が電気的に分離されて複数設けられてなり、当該電源導体同士は前記接地間絶縁膜を介して互いに積層されてなるとともに、その一つは、前記接地間絶縁膜を介して前記接地プレートと積層されてなることを特徴とする請求項１記載の高周波半導体装置。
- 前記電源導体が電気的に分離されて前記半導体基板上に平面的に配置されてなることを特徴とする請求項１記載の高周波半導体装置。
- 前記接地プレートが厚さ方向に複数設けられ、前記電源導体は、当該接地プレートの少なくとも１つに前記接地間絶縁膜を介して積層されてなることを特徴とする請求項１記載の高周波半導体装置。
- 半導体基板の上面に形成された活性領域と、
前記半導体基板上面に設けられた表面絶縁膜と、
前記半導体基板の上面全面を覆うように前記表面絶縁膜を介して設けられ、接地電位に接続された接地プレートと、
前記接地プレートの一部領域上に接地間絶縁膜を介して配置され、電源電位に接続された電源導体と、
前記電源導体及び前記電源導体の外側に延在する前記接地プレートの上面に層間絶縁膜を介し前記電源導体とオーバーラップするようにして設けられ、前記接地プレートとの間および前記電源導体との間で高周波伝送路を構成すると共に前記接地プレートとの間および前記電源導体との間で構成される静電容量が、前記接地プレートと前記電源導体との間の静電容量よりも小さい線路導体と、
前記活性領域と前記電源導体とを電気的に接続するために前記活性領域上に形成された、前記接地間絶縁膜、前記接地プレート及び前記表面絶縁膜を貫通するスルーホールと、
を備えることを特徴とする高周波半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001099955A JP3586435B2 (ja) | 2001-03-30 | 2001-03-30 | 高周波半導体装置 |
| US10/090,633 US6747299B2 (en) | 2001-03-30 | 2002-03-06 | High frequency semiconductor device |
| TW091104837A TWI248679B (en) | 2001-03-30 | 2002-03-14 | High frequency semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001099955A JP3586435B2 (ja) | 2001-03-30 | 2001-03-30 | 高周波半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002299562A JP2002299562A (ja) | 2002-10-11 |
| JP3586435B2 true JP3586435B2 (ja) | 2004-11-10 |
Family
ID=18953441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001099955A Expired - Fee Related JP3586435B2 (ja) | 2001-03-30 | 2001-03-30 | 高周波半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6747299B2 (ja) |
| JP (1) | JP3586435B2 (ja) |
| TW (1) | TWI248679B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3637903B2 (ja) * | 2002-06-12 | 2005-04-13 | 日本電気株式会社 | 半導体回路の製造方法 |
| US7304541B2 (en) * | 2005-06-15 | 2007-12-04 | Fairchild Semiconductor Corporation | Temperature compensated voltage regulator integrated with MMIC's |
| US8552563B2 (en) * | 2009-04-07 | 2013-10-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional semiconductor architecture |
| US10217674B1 (en) | 2017-12-13 | 2019-02-26 | International Business Machines Corporation | Three-dimensional monolithic vertical field effect transistor logic gates |
| US10325821B1 (en) * | 2017-12-13 | 2019-06-18 | International Business Machines Corporation | Three-dimensional stacked vertical transport field effect transistor logic gate with buried power bus |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4739448A (en) * | 1984-06-25 | 1988-04-19 | Magnavox Government And Industrial Electronics Company | Microwave multiport multilayered integrated circuit chip carrier |
| JPS6352466A (ja) | 1986-08-22 | 1988-03-05 | Hitachi Ltd | 半導体集積回路装置 |
| US4789809A (en) * | 1987-03-19 | 1988-12-06 | Potomac Photonics, Inc. | High frequency discharge apparatus with impedance matching |
| JP3031966B2 (ja) * | 1990-07-02 | 2000-04-10 | 株式会社東芝 | 集積回路装置 |
| US5854534A (en) * | 1992-08-05 | 1998-12-29 | Fujitsu Limited | Controlled impedence interposer substrate |
| US5272600A (en) * | 1992-09-02 | 1993-12-21 | Microelectronics And Computer Technology Corporation | Electrical interconnect device with interwoven power and ground lines and capacitive vias |
| JPH0685154A (ja) * | 1992-09-07 | 1994-03-25 | Hitachi Ltd | 半導体集積回路装置 |
| US5396397A (en) * | 1992-09-24 | 1995-03-07 | Hughes Aircraft Company | Field control and stability enhancement in multi-layer, 3-dimensional structures |
| EP0613609A1 (en) * | 1992-09-24 | 1994-09-07 | Hughes Aircraft Company | Dielectric vias within multilayer 3-dimensional structures/substrates |
| JPH06291216A (ja) * | 1993-04-05 | 1994-10-18 | Sony Corp | 基板及びセラミックパッケージ |
| JPH07307567A (ja) | 1994-05-13 | 1995-11-21 | Fujitsu Ltd | 薄膜多層配線基板及び半導体装置 |
| JP3230958B2 (ja) | 1994-09-22 | 2001-11-19 | 日本電信電話株式会社 | モノリシック集積回路 |
| JP2734447B2 (ja) * | 1995-09-14 | 1998-03-30 | 日本電気株式会社 | 多層プリント基板 |
| JP3058121B2 (ja) * | 1997-05-19 | 2000-07-04 | 日本電気株式会社 | プリント基板 |
| JP3340374B2 (ja) * | 1998-01-27 | 2002-11-05 | 株式会社東芝 | 多周波アンテナ |
| JP3255287B2 (ja) | 1999-03-18 | 2002-02-12 | 日本電気株式会社 | 半導体集積回路 |
-
2001
- 2001-03-30 JP JP2001099955A patent/JP3586435B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-06 US US10/090,633 patent/US6747299B2/en not_active Expired - Fee Related
- 2002-03-14 TW TW091104837A patent/TWI248679B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002299562A (ja) | 2002-10-11 |
| US6747299B2 (en) | 2004-06-08 |
| US20020140006A1 (en) | 2002-10-03 |
| TWI248679B (en) | 2006-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3712111B2 (ja) | 電力増幅用半導体装置 | |
| US7872876B2 (en) | Multi-layered printed circuit board | |
| US5272600A (en) | Electrical interconnect device with interwoven power and ground lines and capacitive vias | |
| US20050183882A1 (en) | Multi-layer circuit board with thermal diffusion and method of fabricating the same | |
| JPH09232513A (ja) | 半導体装置 | |
| JP5660137B2 (ja) | 配線基板及び電子装置 | |
| TWI245419B (en) | High frequency semiconductor device | |
| JP3171172B2 (ja) | 混成集積回路 | |
| JP3511171B2 (ja) | 高周波半導体装置 | |
| JPH0462955A (ja) | 集積回路装置 | |
| JP3586435B2 (ja) | 高周波半導体装置 | |
| TWI287291B (en) | High frequency semiconductor device | |
| KR101148888B1 (ko) | 배면 다층 신호 라우팅을 가지는 모놀리식 마이크로파 집적회로 | |
| JP2006501682A (ja) | 導電性電子部品およびその製造方法 | |
| JP2000165117A (ja) | 多層方向性結合器 | |
| US20230268343A1 (en) | Semiconductor device | |
| JP3458120B2 (ja) | 高周波半導体装置 | |
| JP4122687B2 (ja) | 半導体装置 | |
| JP2988599B2 (ja) | 配線板および高速ｉｃパッケージ | |
| JP3507874B2 (ja) | 高周波半導体装置 | |
| JPH06268370A (ja) | 薄膜多層配線基板 | |
| CN117276241A (zh) | 具有主晶体管元件和附属晶体管元件的晶体管管芯 | |
| JPH0855955A (ja) | 集積回路用多層基板及び集積回路用多層基板用内層基板 | |
| JPH06334065A (ja) | 半導体搭載用多層基板 | |
| JPH0831972A (ja) | Ｉｃ化実装用基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040511 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040511 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040514 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040707 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040803 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040806 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |