JPH0685150A - 集積回路 - Google Patents
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- JPH0685150A JPH0685150A JP5173812A JP17381293A JPH0685150A JP H0685150 A JPH0685150 A JP H0685150A JP 5173812 A JP5173812 A JP 5173812A JP 17381293 A JP17381293 A JP 17381293A JP H0685150 A JPH0685150 A JP H0685150A
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Abstract
(57)【要約】
【目的】 温度の変動により集積回路のケース内に生じ
る亀裂及び半導体チップに生じる割れ目などの損傷を回
避する。 【構成】 半導体チップCHはその上に配設された接続
面Pdと共にプラスチックコンパウンドM中に気密に封
入されている。半導体チップCHを接触化するためにリ
ードLの第一区分1は接続面Pdと接続される。リード
Lは第二区分2内でプラスチックコンパウンドMを貫通
して外部に導かれ、回路の接続端子としてピンPを形成
する。リードLの第三区分3内でリードLは半導体チッ
プCHと接着される。本発明ではリードLを接着するた
めにリードLと半導体チップCHとの間に接着剤Adh
を施す。接着剤Adhは概ね専ら各リードと半導体チッ
プCHとの間にあり、従って隣接するリード間にあるこ
のような半導体チップCHの表面領域は接着剤Adhを
施されない。
る亀裂及び半導体チップに生じる割れ目などの損傷を回
避する。 【構成】 半導体チップCHはその上に配設された接続
面Pdと共にプラスチックコンパウンドM中に気密に封
入されている。半導体チップCHを接触化するためにリ
ードLの第一区分1は接続面Pdと接続される。リード
Lは第二区分2内でプラスチックコンパウンドMを貫通
して外部に導かれ、回路の接続端子としてピンPを形成
する。リードLの第三区分3内でリードLは半導体チッ
プCHと接着される。本発明ではリードLを接着するた
めにリードLと半導体チップCHとの間に接着剤Adh
を施す。接着剤Adhは概ね専ら各リードと半導体チッ
プCHとの間にあり、従って隣接するリード間にあるこ
のような半導体チップCHの表面領域は接着剤Adhを
施されない。
Description
【0001】
【産業上の利用分野】本発明は、半導体チップがその上
に配設された接続面と共にプラスチックコンパウンド中
に気密に封入されており、半導体チップを接触化するた
めにリードの第一区分が機械的に安定に接続面に接続さ
れており、第二区分内のリードがプラスチックコンパウ
ンドを貫通して外部へ導かれており、そこでリードは回
路の接続端子としてピンを形成し、半導体チップの上部
にあるリードの第三区分内でリードが半導体チップと接
着されている集積回路に関する。
に配設された接続面と共にプラスチックコンパウンド中
に気密に封入されており、半導体チップを接触化するた
めにリードの第一区分が機械的に安定に接続面に接続さ
れており、第二区分内のリードがプラスチックコンパウ
ンドを貫通して外部へ導かれており、そこでリードは回
路の接続端子としてピンを形成し、半導体チップの上部
にあるリードの第三区分内でリードが半導体チップと接
着されている集積回路に関する。
【0002】
【従来の技術】この種の集積回路は「1988年於ロス
アンジェルス第38回ECCのIEEE学会議事録(I
EEE Proceedings of the 38
thECC、Los Angels 1988)」第5
52〜557頁に記載の「エリアワイヤボンディング技
術によるIBM社の80ns、1メガビットDRAMチ
ップ用のユニークなプラスチック表面取付モジュールの
大量生産(Volume Production of
Unique Plastic Surface−M
ount Modules for the IBM
80ns 1−Mbit DRAM Chip by
Area Wire Bond Technique
s)」から公知である。この集積回路では回路の接触化
に用いられるリードは回路内に含まれる半導体チップの
上部に配設されている。この種の装置は「LOC(=L
ead on Chip)技術」の概念の下にこの専門
分野において知られている。半導体チップの表面を損傷
を受けないようにリードにより保護するために(損傷は
例えば半導体チップ及びリードをケース内に取り付ける
際に生じる恐れがある)、また同時にリードを半導体チ
ップに対して固定するために、チップの表面上に自己接
着箔が大きな面積にわたり施される。
アンジェルス第38回ECCのIEEE学会議事録(I
EEE Proceedings of the 38
thECC、Los Angels 1988)」第5
52〜557頁に記載の「エリアワイヤボンディング技
術によるIBM社の80ns、1メガビットDRAMチ
ップ用のユニークなプラスチック表面取付モジュールの
大量生産(Volume Production of
Unique Plastic Surface−M
ount Modules for the IBM
80ns 1−Mbit DRAM Chip by
Area Wire Bond Technique
s)」から公知である。この集積回路では回路の接触化
に用いられるリードは回路内に含まれる半導体チップの
上部に配設されている。この種の装置は「LOC(=L
ead on Chip)技術」の概念の下にこの専門
分野において知られている。半導体チップの表面を損傷
を受けないようにリードにより保護するために(損傷は
例えば半導体チップ及びリードをケース内に取り付ける
際に生じる恐れがある)、また同時にリードを半導体チ
ップに対して固定するために、チップの表面上に自己接
着箔が大きな面積にわたり施される。
【0003】この種の回路をテストすると、特に絶えず
変化する温度状況により例えば回路ケース内には亀裂を
また半導体チップには割れ目などの損傷を生じるのが見
られた。これらの損傷の原因としてこのような回路のケ
ースのプラスチックコンパウンドと自己接着箔との間の
温度の変化によって層間剥離が生じることが判明した。
小規模には層間剥離は自己接着箔と半導体チップとの間
にも生じる。即ち半導体チップの表面又はその上にある
自己接着箔が層間剥離により回路のケースから離れるの
に対し半導体チップの下側は回路ケースに固く接合され
ている。ケースと半導体チップの熱膨張係数が異なるこ
とにより温度の変動に際しチップの上側面に剪断力が生
じ、最終的に上記の損傷を招くことになる。
変化する温度状況により例えば回路ケース内には亀裂を
また半導体チップには割れ目などの損傷を生じるのが見
られた。これらの損傷の原因としてこのような回路のケ
ースのプラスチックコンパウンドと自己接着箔との間の
温度の変化によって層間剥離が生じることが判明した。
小規模には層間剥離は自己接着箔と半導体チップとの間
にも生じる。即ち半導体チップの表面又はその上にある
自己接着箔が層間剥離により回路のケースから離れるの
に対し半導体チップの下側は回路ケースに固く接合され
ている。ケースと半導体チップの熱膨張係数が異なるこ
とにより温度の変動に際しチップの上側面に剪断力が生
じ、最終的に上記の損傷を招くことになる。
【0004】
【発明が解決しようとする課題】本発明の課題は、この
ような損傷を生じることのない集積回路を提供すること
にある。
ような損傷を生じることのない集積回路を提供すること
にある。
【0005】
【課題を解決するための手段】この課題は、冒頭に述べ
た種類の回路において請求項1の特徴部分により解決さ
れる。有利な実施態様は従属請求項に記載されている。
た種類の回路において請求項1の特徴部分により解決さ
れる。有利な実施態様は従属請求項に記載されている。
【0006】
【実施例】本発明の実施例を図面に基づき以下に詳述す
る。
る。
【0007】理解を容易にするために説明を主要要件に
限定する。専門家に周知であるように通常集積回路は多
数の接続ピンを有するものであるが、ここでは特に2個
の接続ピンのみについて記載する。
限定する。専門家に周知であるように通常集積回路は多
数の接続ピンを有するものであるが、ここでは特に2個
の接続ピンのみについて記載する。
【0008】図1は公知の集積回路の上部を開けた状態
の平面図である。図2は図1に基づく回路を切断線II
(図1参照)に沿って切断した上部を開けていない状態
の断面図である。一般に注入により形成することのでき
るプラスチックコンパウンドMがケースの役目をし、こ
のケースの内部に、すなわちプラスチックコンパウンド
Mの中に半導体チップCHが気密に封入されている。半
導体チップCHは接続面Pd(一般に「パッド(pad
s)」と呼ばれる)を半導体チップCHの接触化のため
に有している。
の平面図である。図2は図1に基づく回路を切断線II
(図1参照)に沿って切断した上部を開けていない状態
の断面図である。一般に注入により形成することのでき
るプラスチックコンパウンドMがケースの役目をし、こ
のケースの内部に、すなわちプラスチックコンパウンド
Mの中に半導体チップCHが気密に封入されている。半
導体チップCHは接続面Pd(一般に「パッド(pad
s)」と呼ばれる)を半導体チップCHの接触化のため
に有している。
【0009】更にこの回路はいわゆるリード(Lea
d)Lを有しており、同時にこれも半導体チップCHを
接触化する役目をする。リードLは上述のLOC技術に
応じて、すなわち半導体チップの上部に配設されてい
る。リードLはその機能に応じて複数の区分(1、2、
3、P)を有する。第一区分1内には各リードLに対し
てそれぞれ1個の接続面Pdが例えばワイヤにより機械
的に安定に接続(B)されている。この種の接続Bは一
般にボンディング接続といわれる。リードLは第二区分
2内で集積回路のプラスチックコンパウンドMを貫通し
て外部に導かれている。集積回路の外部ではリードLは
一般にピンPといわれる回路の接続端子を形成する。各
リードLの第三区分3は集積回路のケース内にある。こ
の区分3はまた各リードLの第一区分1も包含し、また
第二区分2と接続している。
d)Lを有しており、同時にこれも半導体チップCHを
接触化する役目をする。リードLは上述のLOC技術に
応じて、すなわち半導体チップの上部に配設されてい
る。リードLはその機能に応じて複数の区分(1、2、
3、P)を有する。第一区分1内には各リードLに対し
てそれぞれ1個の接続面Pdが例えばワイヤにより機械
的に安定に接続(B)されている。この種の接続Bは一
般にボンディング接続といわれる。リードLは第二区分
2内で集積回路のプラスチックコンパウンドMを貫通し
て外部に導かれている。集積回路の外部ではリードLは
一般にピンPといわれる回路の接続端子を形成する。各
リードLの第三区分3は集積回路のケース内にある。こ
の区分3はまた各リードLの第一区分1も包含し、また
第二区分2と接続している。
【0010】従来技術に基づくこの集積回路の場合接続
面Pdを有する半導体チップCHの表面上に両面接着箔
Fを備えており、これは半導体チップCHの表面とリー
ドLとの間に配設されている。接着箔Fは実質的に接続
面Pdが配置されている領域を除いた全表面を覆ってい
る。図1、2に示すように集積回路が半導体チップCH
の仮想中央軸に沿って配置されている接続面Pdを有し
ている場合、1枚の接着箔Fの代わりに2枚の接着箔F
が接続面Pdをそのまま残す形で並べて配置されてい
る。接着箔Fは主として2つの目的を有する。すなわち
1つには注入工程前及び注入工程中に、すなわちケース
を形成する前及び形成中にリードLを確実に半導体チッ
プCHに固定し、それにより特に(例えばリードLの意
図しないずれによる)損傷を接続Bに生じないようにす
る。また1つにはこの箔は半導体チップCHの表面をリ
ードLによる損傷から、特に擦傷による損傷から保護す
る。しかし従来技術に基づくこの回路(図1、2)の場
合冒頭に記載した欠点及び欠陥が生じる。
面Pdを有する半導体チップCHの表面上に両面接着箔
Fを備えており、これは半導体チップCHの表面とリー
ドLとの間に配設されている。接着箔Fは実質的に接続
面Pdが配置されている領域を除いた全表面を覆ってい
る。図1、2に示すように集積回路が半導体チップCH
の仮想中央軸に沿って配置されている接続面Pdを有し
ている場合、1枚の接着箔Fの代わりに2枚の接着箔F
が接続面Pdをそのまま残す形で並べて配置されてい
る。接着箔Fは主として2つの目的を有する。すなわち
1つには注入工程前及び注入工程中に、すなわちケース
を形成する前及び形成中にリードLを確実に半導体チッ
プCHに固定し、それにより特に(例えばリードLの意
図しないずれによる)損傷を接続Bに生じないようにす
る。また1つにはこの箔は半導体チップCHの表面をリ
ードLによる損傷から、特に擦傷による損傷から保護す
る。しかし従来技術に基づくこの回路(図1、2)の場
合冒頭に記載した欠点及び欠陥が生じる。
【0011】図3及び図4は本発明による集積回路の第
1の実施例の平面(図3)及び断面(図4)を示すもの
である。図3、4に基づく実施例は接着箔Fを除いて図
1、2に基づく集積回路と同様の特徴を有する。本発明
の集積回路は半導体チップCH全体を覆う図1、2に相
応する接着箔Fを備えていない。その代わりに各リード
LにはリードLと半導体チップCHとの間に接着剤Ad
hが施されている。接着剤AdhはリードLに塗布する
際に場合によっては側方にはみ出す若干量の余分の接着
剤Adhを除いて、主として各リードLと半導体チップ
CHとの間のみに存在している。このように施された接
着剤Adhの意義及び目的は、図1、2に基づく集積回
路に関して既に記載した接着箔Fの意義及び目的(すな
わち注入工程前及び注入工程中のリードLを固定し、半
導体チップCHをリードLによる損傷から保護するこ
と)と一致する。それにより本発明による集積回路の場
合各リードL間の半導体チップCHの表面は接着箔F又
は接着剤Adhを施されていないことになる。従ってこ
の表面領域内は、この領域を覆うプラスチックコンパウ
ンドMの部分に関して接続面Pdとは反対側のチップ下
面と同一の粘着比が得られる。従って従来技術について
記載した破壊現象及び破壊力はもはや生じることはな
い。
1の実施例の平面(図3)及び断面(図4)を示すもの
である。図3、4に基づく実施例は接着箔Fを除いて図
1、2に基づく集積回路と同様の特徴を有する。本発明
の集積回路は半導体チップCH全体を覆う図1、2に相
応する接着箔Fを備えていない。その代わりに各リード
LにはリードLと半導体チップCHとの間に接着剤Ad
hが施されている。接着剤AdhはリードLに塗布する
際に場合によっては側方にはみ出す若干量の余分の接着
剤Adhを除いて、主として各リードLと半導体チップ
CHとの間のみに存在している。このように施された接
着剤Adhの意義及び目的は、図1、2に基づく集積回
路に関して既に記載した接着箔Fの意義及び目的(すな
わち注入工程前及び注入工程中のリードLを固定し、半
導体チップCHをリードLによる損傷から保護するこ
と)と一致する。それにより本発明による集積回路の場
合各リードL間の半導体チップCHの表面は接着箔F又
は接着剤Adhを施されていないことになる。従ってこ
の表面領域内は、この領域を覆うプラスチックコンパウ
ンドMの部分に関して接続面Pdとは反対側のチップ下
面と同一の粘着比が得られる。従って従来技術について
記載した破壊現象及び破壊力はもはや生じることはな
い。
【0012】図5及び図6は本発明による集積回路の第
2の実施例を示すものである。この実施例は概ね上述の
第1の実施例に相当するものであるが、第1の実施例の
ように接着剤Adhは各リードLの第三区分3の全領域
には施されておらず、第三区分3の部分域IIIのみに
配置されている。部分域IIIは特に図6からも判るよ
うに第一区分1を包含するものである。
2の実施例を示すものである。この実施例は概ね上述の
第1の実施例に相当するものであるが、第1の実施例の
ように接着剤Adhは各リードLの第三区分3の全領域
には施されておらず、第三区分3の部分域IIIのみに
配置されている。部分域IIIは特に図6からも判るよ
うに第一区分1を包含するものである。
【0013】図7及び図8は本発明の第3の実施例を示
すものである。この実施例は第2の実施例の一変形であ
り、部分域IIIがほぼ点状に形成されている点におい
て相違するものである。このように形成されている部分
域IIIはこのリードL上にある接続Bが固定されてい
る第一区分1の箇所の下部にあるのが有利である。
すものである。この実施例は第2の実施例の一変形であ
り、部分域IIIがほぼ点状に形成されている点におい
て相違するものである。このように形成されている部分
域IIIはこのリードL上にある接続Bが固定されてい
る第一区分1の箇所の下部にあるのが有利である。
【0014】図9は第3の実施例から派生した本発明に
よる集積回路の第4の実施例を部分的に切り取った形で
示すものである。この実施例は、リードLが各部分域I
IIが始まる第三区分3の箇所でクランク状に曲がって
いる点において相違するものである。このことはリード
Lと半導体チップCHの表面との間の注入処理の際に部
分域IIIの外側に残留する第三区分3の部分範囲にこ
れまで記載した実施例の場合よりも多くのプラスチック
コンパウンドMを蓄積することができるという利点を有
する。それというのもリードLと半導体チップCHとの
間の間隔がこの箇所で大きくなるからである。これはこ
の注入処理によってリードに一層大きな機械的安定性を
もたらすものである。
よる集積回路の第4の実施例を部分的に切り取った形で
示すものである。この実施例は、リードLが各部分域I
IIが始まる第三区分3の箇所でクランク状に曲がって
いる点において相違するものである。このことはリード
Lと半導体チップCHの表面との間の注入処理の際に部
分域IIIの外側に残留する第三区分3の部分範囲にこ
れまで記載した実施例の場合よりも多くのプラスチック
コンパウンドMを蓄積することができるという利点を有
する。それというのもリードLと半導体チップCHとの
間の間隔がこの箇所で大きくなるからである。これはこ
の注入処理によってリードに一層大きな機械的安定性を
もたらすものである。
【0015】図5〜図9に基づく実施例の場合またこれ
から説明する図10に基づく実施例の場合にも該当する
が、第一区分1は各第三区分3の部分域III内にあ
る。
から説明する図10に基づく実施例の場合にも該当する
が、第一区分1は各第三区分3の部分域III内にあ
る。
【0016】図10は本発明の別の有利な実施例を示す
ものである。その際集積回路のリードLの少なくとも1
つは第三区分3内に複数の第一区分1及び複数の部分域
IIIを有している。その際各第一区分1はそれぞれ部
分域III内にある。このような形状の場合集積回路の
作動時に例えば供給電位(VDD又はVSS)が唯1個
の第一区分1から半導体チップCHの内部にある接続線
により供給される場合よりもこのリードLに沿うオーム
抵抗により僅かな電圧降下を伴うだけで、半導体チップ
CHの複数箇所に同時に供給することができる。それと
いうのもこのような接続線は複数の第一区分1を介して
供給される場合よりも高いオーム抵抗を示すからである
(リードLは半導体チップCH内にある接続線よりも極
めて大きな断面積を有する)。
ものである。その際集積回路のリードLの少なくとも1
つは第三区分3内に複数の第一区分1及び複数の部分域
IIIを有している。その際各第一区分1はそれぞれ部
分域III内にある。このような形状の場合集積回路の
作動時に例えば供給電位(VDD又はVSS)が唯1個
の第一区分1から半導体チップCHの内部にある接続線
により供給される場合よりもこのリードLに沿うオーム
抵抗により僅かな電圧降下を伴うだけで、半導体チップ
CHの複数箇所に同時に供給することができる。それと
いうのもこのような接続線は複数の第一区分1を介して
供給される場合よりも高いオーム抵抗を示すからである
(リードLは半導体チップCH内にある接続線よりも極
めて大きな断面積を有する)。
【0017】図3〜図8及び図10に基づく実施例は以
上に記載した特性の他にもう1つの有利な特性を有す
る。すなわちこの場合接続面Pdを有する半導体チップ
CHの表面上の半導体チップCHの縦の側面R1に沿っ
て走る縁領域R(図10参照)は接続面Pdを有してい
ない。この配列により半導体チップCH内に含まれる電
気回路はそのレイアウトをそれらが縁領域R内にまで達
するように形成することが可能となる。このことは半導
体チップCHのチップ面が半導体チップCH内に含まれ
る電気回路により一層良好に利用される結果となる。
上に記載した特性の他にもう1つの有利な特性を有す
る。すなわちこの場合接続面Pdを有する半導体チップ
CHの表面上の半導体チップCHの縦の側面R1に沿っ
て走る縁領域R(図10参照)は接続面Pdを有してい
ない。この配列により半導体チップCH内に含まれる電
気回路はそのレイアウトをそれらが縁領域R内にまで達
するように形成することが可能となる。このことは半導
体チップCHのチップ面が半導体チップCH内に含まれ
る電気回路により一層良好に利用される結果となる。
【図1】公知の集積回路の平面図。
【図2】図1を切断線IIに沿って切断した断面図。
【図3】本発明による集積回路の第1の実施例の平面
図。
図。
【図4】図3を切断線IVに沿って切断した断面図。
【図5】本発明による集積回路の第2の実施例の平面
図。
図。
【図6】図5を切断線VIに沿って切断した断面図。
【図7】本発明による集積回路の第3の実施例の平面
図。
図。
【図8】図7を切断線VIIIに沿って切断した断面
図。
図。
【図9】本発明による集積回路の第4の実施例の部分断
面図。
面図。
【図10】本発明による集積回路の第5の実施例の平面
図。
図。
CH 半導体チップ M プラスチックコンパウンド Pd 接続面(パッド) L リード P ピン F 接着箔 Adh 接着剤 B 接続 1 第一区分 2 第二区分 3 第三区分 III 部分域
フロントページの続き (72)発明者 ライナー チルグナー ドイツ連邦共和国 8000 ミユンヘン 81 マイスタージンガーシユトラーセ 48 (72)発明者 クラウス ミユラー ドイツ連邦共和国 8400 レーゲンスブル ク クレンツエシユトラーセ 14
Claims (9)
- 【請求項1】 半導体チップ(CH)がその上に配設さ
れた接続面(Pd)と共にプラスチックコンパウンド
(M)中に気密に封入されており、 半導体チップ(CH)を接触化するためにリード(L)
の第一区分(1)が機械的に安定に接続面(Pd)に接
続されており、 第二区分(2)内のリード(L)がプラスチックコンパ
ウンド(M)を貫通して外部へ導かれており、そこでリ
ード(L)は回路の接続端子としてピン(P)を形成
し、 半導体チップ(CH)の上部にあるリード(L)の第三
区分(3)内でリード(L)が半導体チップ(CH)と
接着されている集積回路において、 各リード(L)を接着するのにリード(L)と半導体チ
ップ(CH)との間に主として各リード(L)と半導体
チップ(CH)との間を専ら接着するように接着剤(A
dh)を施し、これによりリード(L)間の半導体チッ
プ(CH)の表面領域は接着剤(Adh)が施されてい
ない状態にあるようにすることを特徴とする集積回路。 - 【請求項2】 各リード(L)の第三区分(3)全体の
範囲内では接着剤(Adh)がリード(L)と半導体チ
ップ(CH)との間に施されていることを特徴とする請
求項1記載の集積回路。 - 【請求項3】 各リード(L)において接着剤(Ad
h)がリード(L)と半導体チップ(CH)との間の第
三区分(3)の部分域(III)のみに配置されている
ことを特徴とする請求項1記載の集積回路。 - 【請求項4】 部分域(III)が点状であることを特
徴とする請求項3記載の集積回路。 - 【請求項5】 各リード(L)が第三区分(3)内にあ
る部分域(III)が始まる箇所でクランク状に曲がっ
ていることを特徴とする請求項3又は4記載の集積回
路。 - 【請求項6】 第一区分(1)が第三区分(3)の部分
域(III)内にあることを特徴とする請求項3ないし
5の1つに記載の集積回路。 - 【請求項7】 集積回路のリード(L)の少なくとも1
つが第一区分(1)及び部分域(III)をそれぞれ2
箇所以上有していることを特徴とする請求項3ないし6
の1つに記載の集積回路。 - 【請求項8】 各第一区分(1)がそれぞれ第三区分
(3)の部分域(III)内にあることを特徴とする請
求項7記載の集積回路。 - 【請求項9】 半導体チップ(CH)の縦の側面(R
1)に沿って走る半導体チップ(CH)の縁領域(R)
が接続面(Pd)を有していないことを特徴とする請求
項1ないし8の1つに記載の集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
AT92111167.0 | 1992-07-01 | ||
EP92111167A EP0576708A1 (de) | 1992-07-01 | 1992-07-01 | Integrierter Schaltkreis mit Leiterrahmen |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0685150A true JPH0685150A (ja) | 1994-03-25 |
Family
ID=8209767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5173812A Pending JPH0685150A (ja) | 1992-07-01 | 1993-06-21 | 集積回路 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0576708A1 (ja) |
JP (1) | JPH0685150A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6064112A (en) * | 1997-03-25 | 2000-05-16 | Hitachi, Ltd. | Resin-molded semiconductor device having a lead on chip structure |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4435115C2 (de) * | 1994-09-30 | 1999-01-21 | Siemens Ag | Verfahren zur Herstellung einer Lead-On-Chip (LOC)-Anordnung |
KR0169820B1 (ko) * | 1995-08-22 | 1999-01-15 | 김광호 | 금속 회로 기판을 갖는 칩 스케일 패키지 |
US5917242A (en) * | 1996-05-20 | 1999-06-29 | Micron Technology, Inc. | Combination of semiconductor interconnect |
DE19633712C1 (de) * | 1996-08-21 | 1998-04-16 | Siemens Components | Vorrichtung zum Aufbringen eines Klebebands auf ein Leadframe |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0327562A (ja) * | 1989-06-23 | 1991-02-05 | Nec Corp | 半導体装置 |
JPH03204965A (ja) * | 1989-10-23 | 1991-09-06 | Nec Corp | 樹脂封止型半導体装置 |
JPH03235360A (ja) * | 1990-02-09 | 1991-10-21 | Nec Corp | 樹脂封止型半導体装置 |
JPH04174551A (ja) * | 1990-07-20 | 1992-06-22 | Hitachi Ltd | 半導体装置及びその製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2706077B2 (ja) * | 1988-02-12 | 1998-01-28 | 株式会社日立製作所 | 樹脂封止型半導体装置及びその製造方法 |
JPH088330B2 (ja) * | 1989-07-19 | 1996-01-29 | 日本電気株式会社 | Loc型リードフレームを備えた半導体集積回路装置 |
US5227661A (en) * | 1990-09-24 | 1993-07-13 | Texas Instruments Incorporated | Integrated circuit device having an aminopropyltriethoxysilane coating |
US5086018A (en) * | 1991-05-02 | 1992-02-04 | International Business Machines Corporation | Method of making a planarized thin film covered wire bonded semiconductor package |
-
1992
- 1992-07-01 EP EP92111167A patent/EP0576708A1/de not_active Withdrawn
-
1993
- 1993-06-21 JP JP5173812A patent/JPH0685150A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0327562A (ja) * | 1989-06-23 | 1991-02-05 | Nec Corp | 半導体装置 |
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Also Published As
Publication number | Publication date |
---|---|
EP0576708A1 (de) | 1994-01-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960312 |