JPH0684915A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0684915A JPH0684915A JP23121492A JP23121492A JPH0684915A JP H0684915 A JPH0684915 A JP H0684915A JP 23121492 A JP23121492 A JP 23121492A JP 23121492 A JP23121492 A JP 23121492A JP H0684915 A JPH0684915 A JP H0684915A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- input
- blocks
- output cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】コア領域に配線されるバスラインを少なくし、
このコア領域にできるだけ多くのブロック等を配置して
コア領域が有効に利用でき、しかも各ブッロク間をつな
ぐバスラインのノイズの発生を極力低減する半導体集積
回路を提供する。 【構成】 周縁部に沿って入出力セル３２が形成された
入出力セル領域３４上に配線された電源線４０に、ブロ
ック３８ａ、３８ｂ、３８ｃ間をつなぐバスライン４２
を重ねて配線した。
このコア領域にできるだけ多くのブロック等を配置して
コア領域が有効に利用でき、しかも各ブッロク間をつな
ぐバスラインのノイズの発生を極力低減する半導体集積
回路を提供する。 【構成】 周縁部に沿って入出力セル３２が形成された
入出力セル領域３４上に配線された電源線４０に、ブロ
ック３８ａ、３８ｂ、３８ｃ間をつなぐバスライン４２
を重ねて配線した。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆる階層的レイア
ウト手法によって構成された半導体集積回路に関する。
ウト手法によって構成された半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路の構成要素のレイアウト
設計、およびそれら構成要素間の配線設計を行うにあた
り、回路の大規模化に伴ってその設計工数が飛躍的に増
大するため、回路全体を、各所定の機能を分担する複数
のブロックに分担し、これら複数のブロックそれぞれの
内部の回路構成要素の配置配線処理と、ブロックどうし
の配置配線処理とを分けて行う階層的レイアウト手法が
採用される場合がある。
設計、およびそれら構成要素間の配線設計を行うにあた
り、回路の大規模化に伴ってその設計工数が飛躍的に増
大するため、回路全体を、各所定の機能を分担する複数
のブロックに分担し、これら複数のブロックそれぞれの
内部の回路構成要素の配置配線処理と、ブロックどうし
の配置配線処理とを分けて行う階層的レイアウト手法が
採用される場合がある。
【０００３】図２を参照して、上記階層的レイアウト手
法を用いて構成された従来の半導体集積回路の概略構成
を説明する。図２は、従来の３層配線の半導体集積回路
の概略構成を示す平面図である。半導体集積回路１０
は、周縁部に沿って形成された入出力セル１２が配置さ
れた入出力セル領域１４とこの入出力セル領域１４に囲
まれたコア領域１６とに分かれており、コア領域１６に
は、各所定の回路機能を構成する複数のブロック１８
ａ、１８ｂ、１８ｃが隣接して配置されている。各ブロ
ック１８ａ、１８ｂ、１８ｃでは、コア領域１６に配線
されたバスライン２０により信号の送受信が行われる。
法を用いて構成された従来の半導体集積回路の概略構成
を説明する。図２は、従来の３層配線の半導体集積回路
の概略構成を示す平面図である。半導体集積回路１０
は、周縁部に沿って形成された入出力セル１２が配置さ
れた入出力セル領域１４とこの入出力セル領域１４に囲
まれたコア領域１６とに分かれており、コア領域１６に
は、各所定の回路機能を構成する複数のブロック１８
ａ、１８ｂ、１８ｃが隣接して配置されている。各ブロ
ック１８ａ、１８ｂ、１８ｃでは、コア領域１６に配線
されたバスライン２０により信号の送受信が行われる。
【０００４】
【発明が解決しようとする課題】上記従来の半導体集積
回路では複雑な回路機能を実現しようとするブロックの
数も増え、それらのブロックを結ぶバスライン２０やそ
の他の信号線等の配線によりコア領域上の大きな面積が
占められてしまい、コア領域の有効利用が損なわれるこ
ととなる。また、このバスライン２０に平行して配線さ
れた他の信号線とのカップリングによりノイズが発生
し、誤動作を生じる場合がある。
回路では複雑な回路機能を実現しようとするブロックの
数も増え、それらのブロックを結ぶバスライン２０やそ
の他の信号線等の配線によりコア領域上の大きな面積が
占められてしまい、コア領域の有効利用が損なわれるこ
ととなる。また、このバスライン２０に平行して配線さ
れた他の信号線とのカップリングによりノイズが発生
し、誤動作を生じる場合がある。
【０００５】本発明は、上記事情に鑑み、コア領域を有
効に利用でき、しかもこれらのブロック間をつなぐ信号
線のノイズによる誤動作が極力低減される半導体集積回
路を提供することを目的とする。
効に利用でき、しかもこれらのブロック間をつなぐ信号
線のノイズによる誤動作が極力低減される半導体集積回
路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体集積回路は、周縁部に沿って入出力セ
ルが形成された入出力セル領域と、この入出力セル領域
上に配線された電源線及び接地線と、各所定の回路機能
を構成する複数のブロックが隣接し配置されて入出力セ
ル領域に囲まれたコア領域とを備えた半導体集積回路に
おいて、電源線及び／又は接地線と重ねて配線された、
ブロック間をつなぐ信号線を備えたことを特徴とするも
のである。
の本発明の半導体集積回路は、周縁部に沿って入出力セ
ルが形成された入出力セル領域と、この入出力セル領域
上に配線された電源線及び接地線と、各所定の回路機能
を構成する複数のブロックが隣接し配置されて入出力セ
ル領域に囲まれたコア領域とを備えた半導体集積回路に
おいて、電源線及び／又は接地線と重ねて配線された、
ブロック間をつなぐ信号線を備えたことを特徴とするも
のである。
【０００７】
【作用】本発明の半導体集積回路では、複数のブロック
間における信号の授受は、少なくともその一部が電源線
及び／又は接地線と重ねて配線されたバスライン等の信
号線を経由して行われる。この信号線は、入出力セル領
域上に配線されているため、半導体集積回路の回路機能
を固定した場合は、従来より狭いコア領域で済むことと
となり、この結果、半導体集積回路のサイズを小型化で
きる。一方、半導体集積回路のサイズを従来と同じにし
た場合は、従来コア領域に配線されていた信号線が入出
力セル領域上に配線されたため、コア領域に一層多くの
回路機能を配置することができる。
間における信号の授受は、少なくともその一部が電源線
及び／又は接地線と重ねて配線されたバスライン等の信
号線を経由して行われる。この信号線は、入出力セル領
域上に配線されているため、半導体集積回路の回路機能
を固定した場合は、従来より狭いコア領域で済むことと
となり、この結果、半導体集積回路のサイズを小型化で
きる。一方、半導体集積回路のサイズを従来と同じにし
た場合は、従来コア領域に配線されていた信号線が入出
力セル領域上に配線されたため、コア領域に一層多くの
回路機能を配置することができる。
【０００８】また、電位の安定した電源線や接地線の上
に少なくとも一部の信号線が配線されているため、これ
ら電源線や接地線がシールド効果をなし、従来のように
他の信号線との間の影響が少なくなり、ノイズによる誤
動作を防止できる。
に少なくとも一部の信号線が配線されているため、これ
ら電源線や接地線がシールド効果をなし、従来のように
他の信号線との間の影響が少なくなり、ノイズによる誤
動作を防止できる。
【０００９】
【実施例】次に、図面を参照して本発明の半導体集積回
路の一実施例を説明する。図１は本実施例の半導体集積
回路の概略構成を示す平面図である。この半導体集積回
路３０は、この半導体集積回路３０の周縁部に沿って複
数の入出力セル３２が形成された入出力セル領域３４
と、この入出力セル領域３４に囲まれたコア領域３６と
に分かれており、３層配線構造となっている。
路の一実施例を説明する。図１は本実施例の半導体集積
回路の概略構成を示す平面図である。この半導体集積回
路３０は、この半導体集積回路３０の周縁部に沿って複
数の入出力セル３２が形成された入出力セル領域３４
と、この入出力セル領域３４に囲まれたコア領域３６と
に分かれており、３層配線構造となっている。
【００１０】第１層のコア領域３６には、各所定の回路
機能を構成する複数のブロック３８ａ、３８ｂ、３８ｃ
が隣接して配置されている。また、第１層の入出力セル
領域３４の上には絶縁膜（図示せず）を挾んで電源線４
０、接地線４１が配線された第２層が形成されており、
この第２層の上には絶縁膜（図示せず）を挾んでバスラ
イン４２が配線された第３層が形成されている。このバ
スライン４２により、複数のブロック３８ａ、３８ｂ、
３８ｃ相互間での信号の送受信が行われる。このバスラ
イン４２は従来の半導体集積回路（図２参照）のように
コア領域に配線（図２参照）されておらず、入出力セル
領域３４の上の従来何も使用されていなかったところに
配線されている。このため、半導体集積回路３０の回路
機能を固定した場合は、従来より狭いコア領域とするこ
とができ、半導体集積回路のサイズを小型化できる。一
方、半導体集積回路のサイズを従来と同じにした場合
は、従来コア領域に配線されていたバス配線が入出力セ
ル領域上に配線されたため、コア領域に空きができ、こ
の空いた部分に一層多くの回路機能を搭載することがで
きる。
機能を構成する複数のブロック３８ａ、３８ｂ、３８ｃ
が隣接して配置されている。また、第１層の入出力セル
領域３４の上には絶縁膜（図示せず）を挾んで電源線４
０、接地線４１が配線された第２層が形成されており、
この第２層の上には絶縁膜（図示せず）を挾んでバスラ
イン４２が配線された第３層が形成されている。このバ
スライン４２により、複数のブロック３８ａ、３８ｂ、
３８ｃ相互間での信号の送受信が行われる。このバスラ
イン４２は従来の半導体集積回路（図２参照）のように
コア領域に配線（図２参照）されておらず、入出力セル
領域３４の上の従来何も使用されていなかったところに
配線されている。このため、半導体集積回路３０の回路
機能を固定した場合は、従来より狭いコア領域とするこ
とができ、半導体集積回路のサイズを小型化できる。一
方、半導体集積回路のサイズを従来と同じにした場合
は、従来コア領域に配線されていたバス配線が入出力セ
ル領域上に配線されたため、コア領域に空きができ、こ
の空いた部分に一層多くの回路機能を搭載することがで
きる。
【００１１】また、電位の安定した電源線４０，接地線
４１の上にバスライン４２が配線されているため、従来
のように他の信号線の影響を受けることがなく、ノイズ
の影響を防止できる。尚、上記実施例ではバスライン４
２は第３層に配線されているが、第３層である必要はな
いことはもちろんである。
４１の上にバスライン４２が配線されているため、従来
のように他の信号線の影響を受けることがなく、ノイズ
の影響を防止できる。尚、上記実施例ではバスライン４
２は第３層に配線されているが、第３層である必要はな
いことはもちろんである。
【００１２】
【発明の効果】上記のように、発明では入出力領域上に
ブロック間をつなく、例えばバスライン等の信号線を配
置したため、空いた部分の面積を有効に使用することが
できる。また、電位が安定している電源線、接地線に重
ねて信号配線を配線することにより、ノイズの影響を防
止できる。
ブロック間をつなく、例えばバスライン等の信号線を配
置したため、空いた部分の面積を有効に使用することが
できる。また、電位が安定している電源線、接地線に重
ねて信号配線を配線することにより、ノイズの影響を防
止できる。
【図１】本発明の一実施例の半導体集積回路の概略構成
を示す平面図である。
を示す平面図である。
【図２】従来の半導体集積回路の概略構成を示す平面図
である。
である。
３０ 半導体集積回路 ３２ 入出力セル ３４ 入出力セル領域 ３６ コア領域 ３８ａ、３８ｂ、３８ｃ ブロック ４０ Ａｌ電源線 ４２ バスライン
Claims (1)
- 【請求項１】 周縁部に沿って入出力セルが形成された
入出力セル領域と、該入出力セル領域上に配線された電
源線及び接地線と、各所定の回路機能を構成する複数の
ブロックが隣接し配置されて前記入出力セル領域に囲ま
れたコア領域とを備えた半導体集積回路において、 前記電源線及び／又は前記接地線と重ねて配線された、
前記ブロック間をつなぐ信号線を備えたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23121492A JPH0684915A (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23121492A JPH0684915A (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684915A true JPH0684915A (ja) | 1994-03-25 |
Family
ID=16920120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23121492A Withdrawn JPH0684915A (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684915A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163042A (en) * | 1998-07-02 | 2000-12-19 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| JP2007235002A (ja) * | 2006-03-03 | 2007-09-13 | Renesas Technology Corp | 半導体装置 |
| US7348680B2 (en) * | 2002-12-23 | 2008-03-25 | Koninklijke Philips Electronics N.V. | Electronic device and use thereof |
-
1992
- 1992-08-31 JP JP23121492A patent/JPH0684915A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163042A (en) * | 1998-07-02 | 2000-12-19 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| US7348680B2 (en) * | 2002-12-23 | 2008-03-25 | Koninklijke Philips Electronics N.V. | Electronic device and use thereof |
| JP2007235002A (ja) * | 2006-03-03 | 2007-09-13 | Renesas Technology Corp | 半導体装置 |
| US8242541B2 (en) | 2006-03-03 | 2012-08-14 | Renesas Electronics Corporation | Semiconductor device |
| US8482038B2 (en) | 2006-03-03 | 2013-07-09 | Renesas Electronics Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |