JPH0682820A - 薄膜トランジスタマトリックスの製造方法 - Google Patents
薄膜トランジスタマトリックスの製造方法Info
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- JPH0682820A JPH0682820A JP23251892A JP23251892A JPH0682820A JP H0682820 A JPH0682820 A JP H0682820A JP 23251892 A JP23251892 A JP 23251892A JP 23251892 A JP23251892 A JP 23251892A JP H0682820 A JPH0682820 A JP H0682820A
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- Japan
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- gate bus
- gate
- bus line
- metal film
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Abstract
(57)【要約】
【目的】 薄膜トランジスタマトリックスの製造方法に
関し，ゲート電極及びゲートバスラインを液晶ディスプ
レイに表示むらの生じないように形成する方法の提供を
目的とする。 【構成】 透明絶縁性基板にゲート電極及びゲートバス
ラインを形成するに際し，透明絶縁性基板１に第１の金
属膜を堆積した後エッチングして，ゲートバスラインの
第１の層2aを形成するとともに, 次に形成するゲートバ
スラインの第２の層及びゲート電極の形成領域外に該第
１の金属膜2bを残し，次いで，全面に第２の金属膜３を
堆積した後，マスク４を用いて第２の金属膜３を選択的
にエッチングし，ゲートバスラインの第２の層及びゲー
ト電極5aを形成し，次いで，ゲートバスラインの第２の
層及びゲート電極5aの形成領域外に残った第１の金属膜
2bを選択的にエッチングして除去することにより, ゲー
トバスライン及びゲート電極を形成するように構成す
る。
関し，ゲート電極及びゲートバスラインを液晶ディスプ
レイに表示むらの生じないように形成する方法の提供を
目的とする。 【構成】 透明絶縁性基板にゲート電極及びゲートバス
ラインを形成するに際し，透明絶縁性基板１に第１の金
属膜を堆積した後エッチングして，ゲートバスラインの
第１の層2aを形成するとともに, 次に形成するゲートバ
スラインの第２の層及びゲート電極の形成領域外に該第
１の金属膜2bを残し，次いで，全面に第２の金属膜３を
堆積した後，マスク４を用いて第２の金属膜３を選択的
にエッチングし，ゲートバスラインの第２の層及びゲー
ト電極5aを形成し，次いで，ゲートバスラインの第２の
層及びゲート電極5aの形成領域外に残った第１の金属膜
2bを選択的にエッチングして除去することにより, ゲー
トバスライン及びゲート電極を形成するように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタマトリ
ックスの製造方法に係り，特に，ゲート電極及びケート
バスラインの形成方法に関する。
ックスの製造方法に係り，特に，ゲート電極及びケート
バスラインの形成方法に関する。
【０００２】近年，液晶ディスプレイの駆動素子として
薄膜トランジスタ（以下，ＴＦＴと称する）マトリック
スが使用され，表示部は大面積化してきており，表示む
らのない表示品質が要求されている。
薄膜トランジスタ（以下，ＴＦＴと称する）マトリック
スが使用され，表示部は大面積化してきており，表示む
らのない表示品質が要求されている。
【０００３】
【従来の技術】図２(a), (b)はＴＦＴマトリックスのゲ
ートバスライン及び蓄積容量配線を含む領域の平面図と
断面図で，(a) は平面図, (b) はＡ−Ａ断面図である。
図中，１はガラス基板，2aはゲートバスラインの一部で
アルミニウム（Ａｌ），2cは蓄積容量配線の一部でＡ
ｌ，5aはゲートバスラインの一部及びゲート電極でチタ
ン（Ｔｉ），5cは蓄積容量配線の一部でＴｉ，６はドレ
イン電極，７はソース電極，８は画素電極，９はゲート
絶縁膜を表す。
ートバスライン及び蓄積容量配線を含む領域の平面図と
断面図で，(a) は平面図, (b) はＡ−Ａ断面図である。
図中，１はガラス基板，2aはゲートバスラインの一部で
アルミニウム（Ａｌ），2cは蓄積容量配線の一部でＡ
ｌ，5aはゲートバスラインの一部及びゲート電極でチタ
ン（Ｔｉ），5cは蓄積容量配線の一部でＴｉ，６はドレ
イン電極，７はソース電極，８は画素電極，９はゲート
絶縁膜を表す。
【０００４】蓄積容量配線2c, 5cはＴＦＴ部の液晶抵抗
のばらつきによる輝度むらを抑える補助容量を形成する
ためのもので，通常，ゲート絶縁膜９を挟んで画素電極
８の下に形成され，画素電極８との間に容量を形成す
る。
のばらつきによる輝度むらを抑える補助容量を形成する
ためのもので，通常，ゲート絶縁膜９を挟んで画素電極
８の下に形成され，画素電極８との間に容量を形成す
る。
【０００５】図３(a) 〜(d), (aa), (cc), (dd) はゲー
トバスライン及び蓄積容量配線を形成する従来例を示す
工程順断面図と平面図であり，(a) 〜(d) はＢ−Ｂ断面
図，(aa), (cc), (dd) は，それぞれ，(a), (c), (d)
に対応する平面図である。
トバスライン及び蓄積容量配線を形成する従来例を示す
工程順断面図と平面図であり，(a) 〜(d) はＢ−Ｂ断面
図，(aa), (cc), (dd) は，それぞれ，(a), (c), (d)
に対応する平面図である。
【０００６】ゲートバスライン及び蓄積容量配線の形成
工程の概略は次の如くである。 図３(a), (aa) 参照 ガラス基板１上に厚さが例えば５０nmのＡｌ膜をスパッ
タ法により成膜し，フォトリソグラフィー技術によりウ
エットエッチングでＡｌパターン2a, 2cを形成する。こ
のＡｌパターン2a, 2cは，ゲートバスライン及び蓄積容
量配線を低抵抗化させるためのものである。
工程の概略は次の如くである。 図３(a), (aa) 参照 ガラス基板１上に厚さが例えば５０nmのＡｌ膜をスパッ
タ法により成膜し，フォトリソグラフィー技術によりウ
エットエッチングでＡｌパターン2a, 2cを形成する。こ
のＡｌパターン2a, 2cは，ゲートバスライン及び蓄積容
量配線を低抵抗化させるためのものである。
【０００７】図３(b) 参照 Ａｌパターン2a, 2cを覆い，全面にゲート電極となる厚
さが例えば５０nmのＴｉ膜３をスパッタ法により成膜す
る。
さが例えば５０nmのＴｉ膜３をスパッタ法により成膜す
る。
【０００８】図３(c), (cc) 参照 Ｔｉ膜３にレジスト膜を塗布し，ゲート電極及び蓄積容
量配線の形に露光・現像し，レジストマスク４を形成す
る。
量配線の形に露光・現像し，レジストマスク４を形成す
る。
【０００９】図３(d), (dd) 参照 レジストマスク４をマスクにしてＴｉ膜３をドライエッ
チングによりエッチングする。
チングによりエッチングする。
【００１０】このようにしてゲート電極及びゲートバス
ライン2a, 5a，さらに蓄積容量配線2c, 5cが形成される
が，この時，Ｔｉを完全に除去することが難しく，ガラ
ス基板１上に極く薄くまだら状にＴｉ残渣が生じる。
ライン2a, 5a，さらに蓄積容量配線2c, 5cが形成される
が，この時，Ｔｉを完全に除去することが難しく，ガラ
ス基板１上に極く薄くまだら状にＴｉ残渣が生じる。
【００１１】この後，ゲート絶縁膜の形成から一連の薄
膜トランジスタマトリックスの形成へと工程を進めるの
であるが，Ｔｉのエッチング残渣が次のプラズマＣＶＤ
成膜工程において，ＴｉＯ等に変化してゲート電極配線
とゲート電極配線間，またはゲート電極配線と蓄積容量
配線間に高抵抗の導通を生じる。この高抵抗の導通は表
示面内で不均一であり，この不均一性が液晶ディスプレ
イの表示むらの原因となる。
膜トランジスタマトリックスの形成へと工程を進めるの
であるが，Ｔｉのエッチング残渣が次のプラズマＣＶＤ
成膜工程において，ＴｉＯ等に変化してゲート電極配線
とゲート電極配線間，またはゲート電極配線と蓄積容量
配線間に高抵抗の導通を生じる。この高抵抗の導通は表
示面内で不均一であり，この不均一性が液晶ディスプレ
イの表示むらの原因となる。
【００１２】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，液晶ディスプレイの表示むらの原因となるＴｉ残
渣を十分に除去できるようなプロセスを提供することを
目的とする。
鑑み，液晶ディスプレイの表示むらの原因となるＴｉ残
渣を十分に除去できるようなプロセスを提供することを
目的とする。
【００１３】
【課題を解決するための手段】図１(a) 〜(e), (aa),
(ee) は，ゲートバスライン及び蓄積容量配線を形成す
る実施例を示す工程順断面図と平面図である。
(ee) は，ゲートバスライン及び蓄積容量配線を形成す
る実施例を示す工程順断面図と平面図である。
【００１４】上記課題は，透明絶縁性基板上に形成さ
れ，マトリックス状に配置された薄膜トランジスタと該
薄膜トランジスタのゲート電極に接続するゲートバスラ
インを有し，該ゲートバスラインは２層の金属膜からな
る薄膜トランジスタマトリックスの製造において，透明
絶縁性基板１にゲート電極及びゲートバスラインを形成
するに際し，該透明絶縁性基板１に第１の金属膜を堆積
した後エッチングして，ゲートバスラインの第１の層2a
を形成するとともに, 次に形成するゲートバスラインの
第２の層及びゲート電極の形成領域外に該第１の金属膜
2bを残し，次いで，全面に第２の金属膜３を堆積した
後，マスク４を用いて該第２の金属膜３を選択的にエッ
チングし，ゲートバスラインの第２の層及びゲート電極
5aを形成し，次いで，該ゲートバスラインの第２の層及
びゲート電極5aの形成領域外に残った第１の金属膜2bを
選択的にエッチングして除去することにより, ゲートバ
スライン及びゲート電極を形成する薄膜トランジスタマ
トリックスの製造方法によって解決される。
れ，マトリックス状に配置された薄膜トランジスタと該
薄膜トランジスタのゲート電極に接続するゲートバスラ
インを有し，該ゲートバスラインは２層の金属膜からな
る薄膜トランジスタマトリックスの製造において，透明
絶縁性基板１にゲート電極及びゲートバスラインを形成
するに際し，該透明絶縁性基板１に第１の金属膜を堆積
した後エッチングして，ゲートバスラインの第１の層2a
を形成するとともに, 次に形成するゲートバスラインの
第２の層及びゲート電極の形成領域外に該第１の金属膜
2bを残し，次いで，全面に第２の金属膜３を堆積した
後，マスク４を用いて該第２の金属膜３を選択的にエッ
チングし，ゲートバスラインの第２の層及びゲート電極
5aを形成し，次いで，該ゲートバスラインの第２の層及
びゲート電極5aの形成領域外に残った第１の金属膜2bを
選択的にエッチングして除去することにより, ゲートバ
スライン及びゲート電極を形成する薄膜トランジスタマ
トリックスの製造方法によって解決される。
【００１５】また，前記第１の金属膜2a, 2bのエッチン
グはウエットエッチングで行い，前記第２の金属膜３の
エッチングはドライエッチングで行う前記記載の薄膜ト
ランジスタマトリックスの製造方法によって解決され
る。
グはウエットエッチングで行い，前記第２の金属膜３の
エッチングはドライエッチングで行う前記記載の薄膜ト
ランジスタマトリックスの製造方法によって解決され
る。
【００１６】
【作用】本発明では，透明絶縁性基板１に第１の金属膜
を堆積した後エッチングして，ゲートバスラインの第１
の層2aを形成するとともに, 次に形成するゲートバスラ
インの第２の層及びゲート電極の形成領域外に第１の金
属膜2bを残している。
を堆積した後エッチングして，ゲートバスラインの第１
の層2aを形成するとともに, 次に形成するゲートバスラ
インの第２の層及びゲート電極の形成領域外に第１の金
属膜2bを残している。
【００１７】次に，全面に第２の金属膜３を堆積した
後，マスク４を用いて第２の金属膜３を選択的にエッチ
ングし，ゲートバスラインの第２の層及びゲート電極5a
を形成すると，ゲートバスラインの第２の層及びゲート
電極5aの形成領域外の第１の金属膜2b上にＴｉのエッチ
ング残渣を生じる。しかし，この残渣は，ゲートバスラ
インの第２の層及びゲート電極5aの形成領域外に残った
第１の金属膜2bを選択的にエッチングして除去する時，
同時に除去されるので，ゲート電極間にはＴｉのエッチ
ング残渣がなくなり，表示面内での不均一な高抵抗の導
通の問題はなくなり，表示むらのない液晶ディスプレイ
が得られる。
後，マスク４を用いて第２の金属膜３を選択的にエッチ
ングし，ゲートバスラインの第２の層及びゲート電極5a
を形成すると，ゲートバスラインの第２の層及びゲート
電極5aの形成領域外の第１の金属膜2b上にＴｉのエッチ
ング残渣を生じる。しかし，この残渣は，ゲートバスラ
インの第２の層及びゲート電極5aの形成領域外に残った
第１の金属膜2bを選択的にエッチングして除去する時，
同時に除去されるので，ゲート電極間にはＴｉのエッチ
ング残渣がなくなり，表示面内での不均一な高抵抗の導
通の問題はなくなり，表示むらのない液晶ディスプレイ
が得られる。
【００１８】第１の金属膜及び第２の金属膜の２層構造
のゲートバスラインを形成する時，第１の金属膜2aは寸
法精度を必要としないが完全に除去することが必要であ
るから，そのエッチングはウエットエッチングで行い，
第２の金属膜３からなるゲート電極5aは寸法精度を必要
とするから，そのエッチングはドライエッチングで行う
ようにする。第２の金属膜のドライエッチングで残渣が
生じても，上記のように除去することができる。
のゲートバスラインを形成する時，第１の金属膜2aは寸
法精度を必要としないが完全に除去することが必要であ
るから，そのエッチングはウエットエッチングで行い，
第２の金属膜３からなるゲート電極5aは寸法精度を必要
とするから，そのエッチングはドライエッチングで行う
ようにする。第２の金属膜のドライエッチングで残渣が
生じても，上記のように除去することができる。
【００１９】
【実施例】図１(a) 〜(e), (aa), (ee) は，ゲートバス
ライン及び蓄積容量配線を形成する実施例を示す工程順
断面図と平面図で，(a) 〜(e) はＢ−Ｂ断面図， (aa),
(ee) は平面図である。以下，これらの図を参照しなが
ら実施例について説明する。
ライン及び蓄積容量配線を形成する実施例を示す工程順
断面図と平面図で，(a) 〜(e) はＢ−Ｂ断面図， (aa),
(ee) は平面図である。以下，これらの図を参照しなが
ら実施例について説明する。
【００２０】図１(a), (aa) 参照 透明絶縁性基板となるガラス基板１に厚さが例えば５０
nmのＡｌをスパッタ成膜する。フォトリソグラフィー技
術によりＡｌをウエットエッチングして，ゲートバスラ
イン2a及び蓄積容量配線2cを形成すると同時に，次に形
成する配線領域（図中，点線で示す）外にＡｌ膜(2b)を
残す。このＡｌ膜はゲートバスライン及び蓄積容量配線
を低抵抗化するために形成するものである。
nmのＡｌをスパッタ成膜する。フォトリソグラフィー技
術によりＡｌをウエットエッチングして，ゲートバスラ
イン2a及び蓄積容量配線2cを形成すると同時に，次に形
成する配線領域（図中，点線で示す）外にＡｌ膜(2b)を
残す。このＡｌ膜はゲートバスライン及び蓄積容量配線
を低抵抗化するために形成するものである。
【００２１】図１(b) 参照 全面にゲート電極となるＴｉ膜３を例えば５０nmの厚さ
にスパッタ成膜する。 図１(c) 参照 Ｔｉ膜３上にレジストを塗布し，フォトリソグラフィー
技術により露光・現像を行い，レジストマスク４を形成
する。レジストマスク４は，図１(aa)に示した点線を境
界とするものである。
にスパッタ成膜する。 図１(c) 参照 Ｔｉ膜３上にレジストを塗布し，フォトリソグラフィー
技術により露光・現像を行い，レジストマスク４を形成
する。レジストマスク４は，図１(aa)に示した点線を境
界とするものである。
【００２２】図１(d) 参照 レジストマスク４をマスクにしてＴｉ膜３をドライエッ
チングして除去する。配線領域外のＡｌ膜2b上のＴｉは
完全には除去されず，Ｔｉ残渣を生じる。
チングして除去する。配線領域外のＡｌ膜2b上のＴｉは
完全には除去されず，Ｔｉ残渣を生じる。
【００２３】図１(e), (ee) 参照 再度ウエットエッチングによりＡｌ膜2bを除去する。こ
の時，Ａｌ膜2b上に残ったＴｉ残渣も同時に除去され
る。
の時，Ａｌ膜2b上に残ったＴｉ残渣も同時に除去され
る。
【００２４】このようにして，ゲート電極間やゲート電
極と蓄積容量配線間にＴｉ残渣の生じないようにするこ
とができる。この後，ゲート絶縁膜の形成及びそれに続
く工程により薄膜トランジスタマトリックスを形成する
が，説明は省略する。
極と蓄積容量配線間にＴｉ残渣の生じないようにするこ
とができる。この後，ゲート絶縁膜の形成及びそれに続
く工程により薄膜トランジスタマトリックスを形成する
が，説明は省略する。
【００２５】実施例はゲートバスライン及びゲート電極
と蓄積容量配線を同一プロセスで形成する例について説
明したが，このようなプロセスでてゲートバスライン及
びゲート電極を形成する時，液晶ディスプレイの表示面
内で不均一な高抵抗層は形成されず，表示むらがなくな
り，表示品質が向上する。
と蓄積容量配線を同一プロセスで形成する例について説
明したが，このようなプロセスでてゲートバスライン及
びゲート電極を形成する時，液晶ディスプレイの表示面
内で不均一な高抵抗層は形成されず，表示むらがなくな
り，表示品質が向上する。
【００２６】
【発明の効果】以上説明したように，ゲートバスライン
及びゲート電極の形成時に，露光パターンにダミーパタ
ーンを加え，エッチング残渣を除く後工程を追加するこ
とにより，配線間の不均一な高抵抗層を除去することが
可能となる。これにより，従来液晶ディスプレイの表示
面内で不均一な高抵抗層により発生していた表示むらが
無くなり，表示品質が向上する。
及びゲート電極の形成時に，露光パターンにダミーパタ
ーンを加え，エッチング残渣を除く後工程を追加するこ
とにより，配線間の不均一な高抵抗層を除去することが
可能となる。これにより，従来液晶ディスプレイの表示
面内で不均一な高抵抗層により発生していた表示むらが
無くなり，表示品質が向上する。
【図１】ゲートバスライン及び蓄積容量配線を形成する
実施例を示す工程順断面図と平面図で，(a) 〜(e) はＢ
−Ｂ断面図，(aa), (ee)は平面図である。
実施例を示す工程順断面図と平面図で，(a) 〜(e) はＢ
−Ｂ断面図，(aa), (ee)は平面図である。
【図２】ＴＦＴマトリックスのゲートバスライン及び蓄
積容量配線を含む領域の平面図と断面図で，(a) は平面
図, (b) はＡ−Ａ断面図である。
積容量配線を含む領域の平面図と断面図で，(a) は平面
図, (b) はＡ−Ａ断面図である。
【図３】ゲートバスライン及び蓄積容量配線を形成する
従来例を示す工程順断面図と平面図で，(a) 〜(d) はＢ
−Ｂ断面図，(aa), (cc), (dd)は平面図である。
従来例を示す工程順断面図と平面図で，(a) 〜(d) はＢ
−Ｂ断面図，(aa), (cc), (dd)は平面図である。
１は透明絶縁性基板であってガラス基板 2aはＡｌパターンであってゲートバスライン 2bはＡｌパターンであってゲートバスライン及びゲート
電極外のパターン 2cはＡｌパターンであって蓄積容量配線 ３はＴｉ膜 ４はマスクであってレジストマスク 5aはゲートバスライン及びゲート電極 5cは蓄積容量配線 ６はドレイン電極 6aはドレインバスライン ７はソース電極 ８は画素電極
電極外のパターン 2cはＡｌパターンであって蓄積容量配線 ３はＴｉ膜 ４はマスクであってレジストマスク 5aはゲートバスライン及びゲート電極 5cは蓄積容量配線 ６はドレイン電極 6aはドレインバスライン ７はソース電極 ８は画素電極
Claims (2)
- 【請求項１】 透明絶縁性基板上に形成され，マトリッ
クス状に配置された薄膜トランジスタと該薄膜トランジ
スタのゲート電極に接続するゲートバスラインを有し，
該ゲートバスラインは２層の金属膜からなる薄膜トラン
ジスタマトリックスの製造において，透明絶縁性基板
(1) にゲート電極及びゲートバスラインを形成するに際
し，該透明絶縁性基板(1) に第１の金属膜を堆積した後
エッチングして，ゲートバスラインの第１の層(2a)を形
成するとともに, 次に形成するゲートバスラインの第２
の層及びゲート電極の形成領域外に該第１の金属膜(2b)
を残し，次いで，全面に第２の金属膜(3) を堆積した
後，マスク(4) を用いて該第２の金属膜(3) を選択的に
エッチングし，ゲートバスラインの第２の層及びゲート
電極(5a)を形成し，次いで，該ゲートバスラインの第２
の層及びゲート電極(5a)の形成領域外に残った第１の金
属膜(2b)を選択的にエッチングして除去することによ
り, ゲートバスライン及びゲート電極を形成することを
特徴とする薄膜トランジスタマトリックスの製造方法。 - 【請求項２】 前記第１の金属膜(2a, 2b)のエッチング
はウエットエッチングで行い，前記第２の金属膜(3) の
エッチングはドライエッチングで行うことを特徴とする
請求項１記載の薄膜トランジスタマトリックスの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23251892A JPH0682820A (ja) | 1992-09-01 | 1992-09-01 | 薄膜トランジスタマトリックスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23251892A JPH0682820A (ja) | 1992-09-01 | 1992-09-01 | 薄膜トランジスタマトリックスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0682820A true JPH0682820A (ja) | 1994-03-25 |
Family
ID=16940589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23251892A Withdrawn JPH0682820A (ja) | 1992-09-01 | 1992-09-01 | 薄膜トランジスタマトリックスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682820A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165860A (ja) * | 2005-11-17 | 2007-06-28 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
| US8344379B2 (en) | 2005-11-17 | 2013-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method of the same |
| US10249764B2 (en) | 2012-02-09 | 2019-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device |
| US10263114B2 (en) | 2016-03-04 | 2019-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing the same, or display device including the same |
-
1992
- 1992-09-01 JP JP23251892A patent/JPH0682820A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165860A (ja) * | 2005-11-17 | 2007-06-28 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法 |
| US8344379B2 (en) | 2005-11-17 | 2013-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method of the same |
| US10249764B2 (en) | 2012-02-09 | 2019-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device |
| US10263114B2 (en) | 2016-03-04 | 2019-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing the same, or display device including the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |