JPH0677179A - 開孔形成方法及び半導体装置の製造方法 - Google Patents
開孔形成方法及び半導体装置の製造方法Info
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- JPH0677179A JPH0677179A JP16026692A JP16026692A JPH0677179A JP H0677179 A JPH0677179 A JP H0677179A JP 16026692 A JP16026692 A JP 16026692A JP 16026692 A JP16026692 A JP 16026692A JP H0677179 A JPH0677179 A JP H0677179A
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Abstract
(57)【要約】 （修正有）
【目的】 ホトリソ装置等の加工限界を超える微細開孔
を形成する技術を提供する。 【構成】 基板11上にホトリソ装置の加工限界を超える
微細寸法の開孔を形成するため、開孔形成予定領域をパ
ターンエッジとする第１の膜12を形成し、基板11の表面
に第２の膜13を形成し、第１の膜12の側壁部分以外の上
記第２の膜13を除去する等の手段により側壁膜14を形成
し、第１の膜12と側壁膜14以外の領域に第３の膜を形成
し、上記側壁膜14を除去してここを開孔とする。
を形成する技術を提供する。 【構成】 基板11上にホトリソ装置の加工限界を超える
微細寸法の開孔を形成するため、開孔形成予定領域をパ
ターンエッジとする第１の膜12を形成し、基板11の表面
に第２の膜13を形成し、第１の膜12の側壁部分以外の上
記第２の膜13を除去する等の手段により側壁膜14を形成
し、第１の膜12と側壁膜14以外の領域に第３の膜を形成
し、上記側壁膜14を除去してここを開孔とする。
Description
【０００１】
【産業上の利用分野】本発明は、開孔形成方法及びこの
開孔形成方法を用いた半導体装置の製造方法に関する。
本発明の開孔方法は、各種材料例えば電子材料形成の際
に基板上に開孔を形成する場合に汎用でき、また本発明
の半導体装置の製造方法は各種の半導体装置の製造につ
いて汎用でき、特に微細化・集積化した半導体装置の製
造の際に好適に利用することができる。本発明は特に、
従来の製造装置を用いて、その装置の加工能力を超えた
微細な寸法の開孔を形成することを可能とした開孔形成
方法及び半導体装置の製造方法を提供するものである。
開孔形成方法を用いた半導体装置の製造方法に関する。
本発明の開孔方法は、各種材料例えば電子材料形成の際
に基板上に開孔を形成する場合に汎用でき、また本発明
の半導体装置の製造方法は各種の半導体装置の製造につ
いて汎用でき、特に微細化・集積化した半導体装置の製
造の際に好適に利用することができる。本発明は特に、
従来の製造装置を用いて、その装置の加工能力を超えた
微細な寸法の開孔を形成することを可能とした開孔形成
方法及び半導体装置の製造方法を提供するものである。
【０００２】
【従来の技術】電子材料をはじめとする各種材料はます
ます小形化・微細化が進行しており、半導体装置の分野
では特にその傾向が著しい。
ます小形化・微細化が進行しており、半導体装置の分野
では特にその傾向が著しい。
【０００３】以下に、半導体装置の製造方法における微
細な寸法の開孔を形成する場合の方法、特にその微細な
寸法の開孔を形成する場合の方法についての従来技術を
説明する。
細な寸法の開孔を形成する場合の方法、特にその微細な
寸法の開孔を形成する場合の方法についての従来技術を
説明する。
【０００４】図２は、従来の方法により形成された開孔
23を示し、特に基板である半導体基板21上のレジスト膜
22をパターニングして、イオンインプランテーション
（イオン注入、イオン打ち込み）を行うための開孔23を
該レジスト膜22に形成した直後の構造を断面図で示した
ものである。開孔23の形成は、半導体基板１上にレジス
トを塗布し、光学マスクを用いた露光、現像というホト
リソグラフィ技術を用いて行われている。
23を示し、特に基板である半導体基板21上のレジスト膜
22をパターニングして、イオンインプランテーション
（イオン注入、イオン打ち込み）を行うための開孔23を
該レジスト膜22に形成した直後の構造を断面図で示した
ものである。開孔23の形成は、半導体基板１上にレジス
トを塗布し、光学マスクを用いた露光、現像というホト
リソグラフィ技術を用いて行われている。
【０００５】
【発明が解決しようとする課題】上記従来法では、イオ
ンインプランテーションを行うため等の開孔23の寸法
（Ａ）は、露光工程におけるホトリソグラフィの能力に
より限界が定まるものであった。例えば１μｍルール相
当のホトリソグラフィ装置を使って開孔を形成する限り
は、開孔寸法（Ａ）は１μｍより小さくすることは困難
である。
ンインプランテーションを行うため等の開孔23の寸法
（Ａ）は、露光工程におけるホトリソグラフィの能力に
より限界が定まるものであった。例えば１μｍルール相
当のホトリソグラフィ装置を使って開孔を形成する限り
は、開孔寸法（Ａ）は１μｍより小さくすることは困難
である。
【０００６】一方、近年益々半導体装置の微細化の要求
が高まり、ホトリソグラフィ技術が改良され、ハーフミ
クロンのホトリソグラフィが可能になって来たが、これ
ら装置ではスループットの低下、あるいは高価格なため
製品コストを引き上げるという問題をもたらし得る。
が高まり、ホトリソグラフィ技術が改良され、ハーフミ
クロンのホトリソグラフィが可能になって来たが、これ
ら装置ではスループットの低下、あるいは高価格なため
製品コストを引き上げるという問題をもたらし得る。
【０００７】そこで、本発明は、装置の加工限界を超え
た微細加工を可能とした技術を提供しようとするもので
あり、例えば、従来の製造装置（例えば１〜２μｍルー
ルの装置）を用いて、その加工能力を超えた寸法（例え
ば、０．１〜０．３μｍ程度のサブミクロンルール）の
微細な開孔を形成できる開孔形成方法及びこれを用いた
半導体装置の製造方法を提供することを目的とする。
た微細加工を可能とした技術を提供しようとするもので
あり、例えば、従来の製造装置（例えば１〜２μｍルー
ルの装置）を用いて、その加工能力を超えた寸法（例え
ば、０．１〜０．３μｍ程度のサブミクロンルール）の
微細な開孔を形成できる開孔形成方法及びこれを用いた
半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段及び作用】上記課題は、基
板上に形成された膜に開孔を形成する開孔形成方法であ
って、前記開孔の形成予定領域をパターンエッジとする
第１の膜を形成する工程と、前記第１の膜の側壁部分に
側壁膜を形成する工程と、前記第１の膜と前記側壁膜以
外の領域に第３の膜を形成する工程と、前記側壁膜を除
去する工程を含むことを特徴とする開孔形成方法によっ
て解決される。
板上に形成された膜に開孔を形成する開孔形成方法であ
って、前記開孔の形成予定領域をパターンエッジとする
第１の膜を形成する工程と、前記第１の膜の側壁部分に
側壁膜を形成する工程と、前記第１の膜と前記側壁膜以
外の領域に第３の膜を形成する工程と、前記側壁膜を除
去する工程を含むことを特徴とする開孔形成方法によっ
て解決される。
【０００９】また、上記課題は、基板上に形成された膜
に開孔を形成する開孔形成方法であって、前記開孔の形
成予定領域をパターンエッジとする第１の膜を形成する
工程と、前記基板表面に第２の膜を形成する工程と、前
記第１の膜の側壁部分以外の前記第２の膜を除去する工
程と、前記第１の膜と前記第１の膜の側壁部分に形成さ
れた第２の膜以外の領域に第３の膜を形成する工程と、
前記第１の膜の側壁部分に形成された第２の膜を除去す
る工程を含むことを特徴とする開孔形成方法によって解
決される。
に開孔を形成する開孔形成方法であって、前記開孔の形
成予定領域をパターンエッジとする第１の膜を形成する
工程と、前記基板表面に第２の膜を形成する工程と、前
記第１の膜の側壁部分以外の前記第２の膜を除去する工
程と、前記第１の膜と前記第１の膜の側壁部分に形成さ
れた第２の膜以外の領域に第３の膜を形成する工程と、
前記第１の膜の側壁部分に形成された第２の膜を除去す
る工程を含むことを特徴とする開孔形成方法によって解
決される。
【００１０】また、上記課題は、半導体基板上に形成さ
れた膜に開孔を形成する工程を備える半導体装置の製造
方法であって、前記開孔の形成予定領域をパターンエッ
ジとする第１の膜を形成する工程と、前記第１の膜の側
壁部分に側壁膜を形成する工程と、前記第１の膜と前記
側壁膜以外の領域に第３の膜を形成する工程と、前記側
壁膜を除去する工程を含むことを特徴とする半導体装置
の製造方法によって解決される。
れた膜に開孔を形成する工程を備える半導体装置の製造
方法であって、前記開孔の形成予定領域をパターンエッ
ジとする第１の膜を形成する工程と、前記第１の膜の側
壁部分に側壁膜を形成する工程と、前記第１の膜と前記
側壁膜以外の領域に第３の膜を形成する工程と、前記側
壁膜を除去する工程を含むことを特徴とする半導体装置
の製造方法によって解決される。
【００１１】また、上記課題は、半導体基板上に形成さ
れた膜に開孔を形成する工程を備える半導体装置の製造
方法であって、前記開孔の形成予定領域をパターンエッ
ジとする第１の膜を形成する工程と、前記半導体基板表
面に第２の膜を形成する工程と、前記前記第１の膜の側
壁部分以外の前記第２の膜を除去する工程と、前記第１
の膜と前記第１の膜の側壁部分に形成された第２の膜以
外の領域に第３の膜を形成する工程と、前記第１の膜の
側壁部分に形成された第２の膜を除去する工程を含むこ
とを特徴とする半導体装置の製造方法によって解決され
る。
れた膜に開孔を形成する工程を備える半導体装置の製造
方法であって、前記開孔の形成予定領域をパターンエッ
ジとする第１の膜を形成する工程と、前記半導体基板表
面に第２の膜を形成する工程と、前記前記第１の膜の側
壁部分以外の前記第２の膜を除去する工程と、前記第１
の膜と前記第１の膜の側壁部分に形成された第２の膜以
外の領域に第３の膜を形成する工程と、前記第１の膜の
側壁部分に形成された第２の膜を除去する工程を含むこ
とを特徴とする半導体装置の製造方法によって解決され
る。
【００１２】また、上記課題は、前記第１の膜の側壁部
分に第２の膜を形成するのは、第１の膜上に第２の膜を
形成した後全面エッチバックする手段によることを特徴
とする請求項２に記載の半導体装置の製造方法によって
解決される。
分に第２の膜を形成するのは、第１の膜上に第２の膜を
形成した後全面エッチバックする手段によることを特徴
とする請求項２に記載の半導体装置の製造方法によって
解決される。
【００１３】本出願の請求項１の発明の開孔形成方法に
ついて、後記詳述する実施例を示す図１の例示を用いて
説明すると、次のとおりである。
ついて、後記詳述する実施例を示す図１の例示を用いて
説明すると、次のとおりである。
【００１４】この発明の開孔形成方法は、図１に例示の
ように、基板11上に形成された膜12，16に開孔17（図１
（ｄ）参照）を形成する開孔形成方法であって、図１
（ａ）に例示のように前記開孔17の形成予定領域をパタ
ーンエッジ12ａ，12ｂとする第１の膜12を形成する工程
と、図１（ｂ）に例示するように前記第１の膜12の側壁
部分に側壁膜14を形成する工程と、前記第１の膜12と前
記側壁膜14以外の領域に第３の膜16を形成する（図１
（ｃ）の例示参照）工程と、前記側壁膜14を除去する
（図１（ｄ）参照）工程を含むことを特徴とするもので
ある。
ように、基板11上に形成された膜12，16に開孔17（図１
（ｄ）参照）を形成する開孔形成方法であって、図１
（ａ）に例示のように前記開孔17の形成予定領域をパタ
ーンエッジ12ａ，12ｂとする第１の膜12を形成する工程
と、図１（ｂ）に例示するように前記第１の膜12の側壁
部分に側壁膜14を形成する工程と、前記第１の膜12と前
記側壁膜14以外の領域に第３の膜16を形成する（図１
（ｃ）の例示参照）工程と、前記側壁膜14を除去する
（図１（ｄ）参照）工程を含むことを特徴とするもので
ある。
【００１５】本出願の請求項３の発明の半導体装置の製
造方法について、同じく図１の例示を用いて説明する
と、次のとおりである。
造方法について、同じく図１の例示を用いて説明する
と、次のとおりである。
【００１６】この発明の半導体装置の形成方法は、図１
に例示のように半導体基板11上に形成された膜12，16に
開孔17（図１（ｄ）参照）を形成する開孔形成方法であ
って、図１（ａ）に例示のように前記開孔17の形成予定
領域をパターンエッジ12ａ，12ｂとする第１の膜12を形
成する工程と、図１（ｂ）例示するように前記第１の膜
12の側壁部分に側壁膜14を形成する工程と、前記第１の
膜12と前記側壁膜14以外の領域に第３の膜16を形成する
（図１（ｃ）の例示参照）工程と、前記側壁膜14を除去
する（図１（ｄ）参照）工程を含むことを特徴とするも
のである。
に例示のように半導体基板11上に形成された膜12，16に
開孔17（図１（ｄ）参照）を形成する開孔形成方法であ
って、図１（ａ）に例示のように前記開孔17の形成予定
領域をパターンエッジ12ａ，12ｂとする第１の膜12を形
成する工程と、図１（ｂ）例示するように前記第１の膜
12の側壁部分に側壁膜14を形成する工程と、前記第１の
膜12と前記側壁膜14以外の領域に第３の膜16を形成する
（図１（ｃ）の例示参照）工程と、前記側壁膜14を除去
する（図１（ｄ）参照）工程を含むことを特徴とするも
のである。
【００１７】本出願の請求項１，３の発明によれば、基
板（半導体基板）11上に開孔17を形成するのに、第１の
膜17の側壁に形成した側壁部14を利用し、これを除去し
た部分を開孔17とするので、この開孔17の寸法の微細化
の程度は側壁部14の形成寸法限界により定まる。これは
リソグラフィ装置の限界によるものではなく、例えばサ
イドウォール形成技術等の微細な幅の膜形成技術を用い
て、極微細に形成することができるものである。よっ
て、リソグラフィ装置の限界を超える微細寸法の開孔を
形成することが可能ならしめられる。
板（半導体基板）11上に開孔17を形成するのに、第１の
膜17の側壁に形成した側壁部14を利用し、これを除去し
た部分を開孔17とするので、この開孔17の寸法の微細化
の程度は側壁部14の形成寸法限界により定まる。これは
リソグラフィ装置の限界によるものではなく、例えばサ
イドウォール形成技術等の微細な幅の膜形成技術を用い
て、極微細に形成することができるものである。よっ
て、リソグラフィ装置の限界を超える微細寸法の開孔を
形成することが可能ならしめられる。
【００１８】本出願の請求項２の発明の開孔形成方法に
ついて、後記詳述する実施例を示す図１の例示を用いて
説明すると、次のとおりである。
ついて、後記詳述する実施例を示す図１の例示を用いて
説明すると、次のとおりである。
【００１９】この発明の開孔形成方法は、図１に例示の
ように、基板11上に形成された膜12，16に開孔17（図１
（ｄ）参照）を形成する開孔形成方法であって、図１
（ａ）に例示のように前記開孔17の形成予定領域をパタ
ーンエッジ12ａ，12ｂとする第１の膜12を形成する工程
と、前記基板表面に第２の膜13を形成する工程と、例え
ば図１（ｂ）に実線で示すように、前記第１の膜12の側
壁部分以外の前記第２の膜13を除去する工程と（残され
た部分を符号14で示す）、前記第１の膜12と前記第１の
膜の側壁部分に形成された第２の膜14以外の領域に第３
の膜16を形成する（図１（ｃ）の例示参照）工程と、前
記第１の膜12の側壁部分に形成された第２の膜14を除去
する（図１（ｄ）参照）工程を含むことを特徴とするも
のである。
ように、基板11上に形成された膜12，16に開孔17（図１
（ｄ）参照）を形成する開孔形成方法であって、図１
（ａ）に例示のように前記開孔17の形成予定領域をパタ
ーンエッジ12ａ，12ｂとする第１の膜12を形成する工程
と、前記基板表面に第２の膜13を形成する工程と、例え
ば図１（ｂ）に実線で示すように、前記第１の膜12の側
壁部分以外の前記第２の膜13を除去する工程と（残され
た部分を符号14で示す）、前記第１の膜12と前記第１の
膜の側壁部分に形成された第２の膜14以外の領域に第３
の膜16を形成する（図１（ｃ）の例示参照）工程と、前
記第１の膜12の側壁部分に形成された第２の膜14を除去
する（図１（ｄ）参照）工程を含むことを特徴とするも
のである。
【００２０】本出願の請求項４の発明の半導体装置の形
成方法について、同様に図１の例示を用いて説明する
と、次のとおりである。
成方法について、同様に図１の例示を用いて説明する
と、次のとおりである。
【００２１】この発明の半導体装置の形成方法は、図１
に例示のように、半導体基板11上に形成された膜12，16
に開孔17（図１（ｄ）参照）を形成する工程を備える半
導体装置の製造方法であって、図１（ａ）に例示のよう
に前記開孔17の形成予定領域をパターンエッジ12ａ，12
ｂとする第１の膜12を形成する工程と、前記半導体基板
11表面に第２の膜13を形成する工程と、例えば図１
（ｂ）に実線で示すように前記第１の膜12の側壁部分以
外の前記第２の膜13を除去する工程と（残された部分を
符号14で示す）、前記第１の膜12と前記第１の膜の側壁
部分に形成された第２の膜14以外の領域に第３の膜16を
形成する（図１（ｃ）の例示参照）工程と、前記第１の
膜12の側壁部分に形成された第２の膜14を除去する（図
１（ｄ）参照）工程を含むことを特徴とするものであ
る。
に例示のように、半導体基板11上に形成された膜12，16
に開孔17（図１（ｄ）参照）を形成する工程を備える半
導体装置の製造方法であって、図１（ａ）に例示のよう
に前記開孔17の形成予定領域をパターンエッジ12ａ，12
ｂとする第１の膜12を形成する工程と、前記半導体基板
11表面に第２の膜13を形成する工程と、例えば図１
（ｂ）に実線で示すように前記第１の膜12の側壁部分以
外の前記第２の膜13を除去する工程と（残された部分を
符号14で示す）、前記第１の膜12と前記第１の膜の側壁
部分に形成された第２の膜14以外の領域に第３の膜16を
形成する（図１（ｃ）の例示参照）工程と、前記第１の
膜12の側壁部分に形成された第２の膜14を除去する（図
１（ｄ）参照）工程を含むことを特徴とするものであ
る。
【００２２】本出願の請求孔３，４の発明によれば、基
板（半導体基板）11上に開孔を形成する予定領域をパタ
ーンエッジとする第１の膜12を例えばＳｉ3 Ｎ4 膜パタ
ーンにより形成し、この基板（半導体基板）表面上に例
えばＳｉＯ2 を従来のＣＶＤ技術により堆積することに
より上記第１の膜12であるＳｉ3 Ｎ4 膜パターン等の側
壁にも第２の膜13である例えばＳｉＯ2 膜を一様にデボ
ジッションすることにより形成し、次に例えば異方性の
ＲＩＥエッチングを行うことにより平坦面あるいはなだ
らかな段差部上のＳｉＯ2 膜は除去されるがＳｉ3 Ｎ4
膜パターンの垂直段差部にはＳｉ3 Ｎ4 膜パターン12の
エッジに沿ってサイドウォール状に微細なＳｉＯ2 膜
（第１の膜12の側壁部分に形成された第２の膜。符号14
で示す）が残留するようにして、第１の膜12（Ｓｉ3 Ｎ
4 膜パターン）の側壁部以外の第２の膜13（ＳｉＯ
2 膜）を除去する。次にこの基板（半導体基板）表面上
に、レジストをスピンコーティングした後異方性のＲＩ
Ｅエッチングを行うこと等によりレジストエッチバック
を行うことにより前記Ｓｉ3 Ｎ4 膜パターンと前記サイ
ドウォール状に残留した微細なＳｉＯ2 膜以外の基板
（半導体基板）11表面にレジスト膜が残留するようにし
て、第３の膜16を形成する。そこで、例えはその基板
（半導体基板）11をＨＦ溶液等を使って浸透させ、上記
サイドウォール状に残留した微細なＳｉＯ2 膜等の第２
の膜14を除去すれば、微細な開孔17を形成することがで
きる。
板（半導体基板）11上に開孔を形成する予定領域をパタ
ーンエッジとする第１の膜12を例えばＳｉ3 Ｎ4 膜パタ
ーンにより形成し、この基板（半導体基板）表面上に例
えばＳｉＯ2 を従来のＣＶＤ技術により堆積することに
より上記第１の膜12であるＳｉ3 Ｎ4 膜パターン等の側
壁にも第２の膜13である例えばＳｉＯ2 膜を一様にデボ
ジッションすることにより形成し、次に例えば異方性の
ＲＩＥエッチングを行うことにより平坦面あるいはなだ
らかな段差部上のＳｉＯ2 膜は除去されるがＳｉ3 Ｎ4
膜パターンの垂直段差部にはＳｉ3 Ｎ4 膜パターン12の
エッジに沿ってサイドウォール状に微細なＳｉＯ2 膜
（第１の膜12の側壁部分に形成された第２の膜。符号14
で示す）が残留するようにして、第１の膜12（Ｓｉ3 Ｎ
4 膜パターン）の側壁部以外の第２の膜13（ＳｉＯ
2 膜）を除去する。次にこの基板（半導体基板）表面上
に、レジストをスピンコーティングした後異方性のＲＩ
Ｅエッチングを行うこと等によりレジストエッチバック
を行うことにより前記Ｓｉ3 Ｎ4 膜パターンと前記サイ
ドウォール状に残留した微細なＳｉＯ2 膜以外の基板
（半導体基板）11表面にレジスト膜が残留するようにし
て、第３の膜16を形成する。そこで、例えはその基板
（半導体基板）11をＨＦ溶液等を使って浸透させ、上記
サイドウォール状に残留した微細なＳｉＯ2 膜等の第２
の膜14を除去すれば、微細な開孔17を形成することがで
きる。
【００２３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。但し当然のことではあるが、本発明は以下に述べ
る実施例により限定を受けるものではない。
する。但し当然のことではあるが、本発明は以下に述べ
る実施例により限定を受けるものではない。
【００２４】実施例１ この実施例は、本発明を微細化・集積化した半導体装置
の製造に適用したものである。図１は、本実施例を示す
微細な開孔を形成する製造工程の断面図であり、図１の
（ａ），（ｂ），（ｃ），（ｄ）は、各工程における断
面図である。
の製造に適用したものである。図１は、本実施例を示す
微細な開孔を形成する製造工程の断面図であり、図１の
（ａ），（ｂ），（ｃ），（ｄ）は、各工程における断
面図である。
【００２５】本実施例では、まず、図１（ａ）に示すよ
うに、半導体基板11（ここではＳｉ基板）上に、ＣＶＤ
技術とホトリソグラフィ技術及びエッチング技術によ
り、第１の膜12として、厚さが約７００ｎｍのＳｉ3 Ｎ
4 膜パターンを、そのパターンエッジ12ａ，12ｂが微細
開孔17の形成予定領域と一致するように形成する。その
後に、第２の膜13としてＳｉＯ2 をＣＶＤ技術を用いて
半導体基板11の表面上に堆積させ、厚さが約３００ｎｍ
のＳｉＯ2 膜となるように形成する。このＳｉＯ2 Ｃ
ＶＤでは、第２の膜13であるＳｉＯ2 膜が、第１の膜12
であるＳｉ3 Ｎ4膜パターンの側壁にも一様に堆積す
る。これにより、図１（ａ）の構造を得る。
うに、半導体基板11（ここではＳｉ基板）上に、ＣＶＤ
技術とホトリソグラフィ技術及びエッチング技術によ
り、第１の膜12として、厚さが約７００ｎｍのＳｉ3 Ｎ
4 膜パターンを、そのパターンエッジ12ａ，12ｂが微細
開孔17の形成予定領域と一致するように形成する。その
後に、第２の膜13としてＳｉＯ2 をＣＶＤ技術を用いて
半導体基板11の表面上に堆積させ、厚さが約３００ｎｍ
のＳｉＯ2 膜となるように形成する。このＳｉＯ2 Ｃ
ＶＤでは、第２の膜13であるＳｉＯ2 膜が、第１の膜12
であるＳｉ3 Ｎ4膜パターンの側壁にも一様に堆積す
る。これにより、図１（ａ）の構造を得る。
【００２６】次に、半導体基板11上に堆積した第２膜13
であるＳｉＯ2 膜を異方性のＲＩＥエッチングを用いて
エッチバックすると、図１（ｂ）に示すように、平坦面
及びなだらかな段差部のＳｉＯ2 はエッチングされる
が、約７００ｎｍ厚のＳｉ3 Ｎ4 膜パターンである第１
の膜12の垂直段差部には、サイドウォール状に該Ｓｉ3
Ｎ4 パターンのエッジに沿って、サイドウォールＳｉＯ
2 が残留する。この残留膜部分が、第１の膜12の側壁以
外の部分の第２の膜13を除去して第１の膜12の側壁部分
に形成された第２の膜14である。次に、厚さが約１．５
μｍのレジストを半導体基板11の表面にスピンコーティ
ングすれば、レジストの粘度とコーティング条件の最適
化により表面がほぼ平坦なレジスト膜15が形成される。
コーティング直後のレジスト膜15を図１（ｂ）に破線で
示す。
であるＳｉＯ2 膜を異方性のＲＩＥエッチングを用いて
エッチバックすると、図１（ｂ）に示すように、平坦面
及びなだらかな段差部のＳｉＯ2 はエッチングされる
が、約７００ｎｍ厚のＳｉ3 Ｎ4 膜パターンである第１
の膜12の垂直段差部には、サイドウォール状に該Ｓｉ3
Ｎ4 パターンのエッジに沿って、サイドウォールＳｉＯ
2 が残留する。この残留膜部分が、第１の膜12の側壁以
外の部分の第２の膜13を除去して第１の膜12の側壁部分
に形成された第２の膜14である。次に、厚さが約１．５
μｍのレジストを半導体基板11の表面にスピンコーティ
ングすれば、レジストの粘度とコーティング条件の最適
化により表面がほぼ平坦なレジスト膜15が形成される。
コーティング直後のレジスト膜15を図１（ｂ）に破線で
示す。
【００２７】次に、半導体基板11上に堆積した上記レジ
スト膜15を異方性のＲＩＥエッチングを用いて約８００
ｎｍだけエッチバックすると、図１（ｃ）に示すように
第１の膜12であるＳｉ3 Ｎ4 膜パターンと、前記除去に
より残留した第１の膜12の側壁部分に形成された第２の
膜14であるサイドウォールＳｉＯ2 上のレジストが、エ
ッチング除去され、その他の領域にレジスト膜が残留し
て、図１（ｃ）に示すように第３の膜16となる。
スト膜15を異方性のＲＩＥエッチングを用いて約８００
ｎｍだけエッチバックすると、図１（ｃ）に示すように
第１の膜12であるＳｉ3 Ｎ4 膜パターンと、前記除去に
より残留した第１の膜12の側壁部分に形成された第２の
膜14であるサイドウォールＳｉＯ2 上のレジストが、エ
ッチング除去され、その他の領域にレジスト膜が残留し
て、図１（ｃ）に示すように第３の膜16となる。
【００２８】次に、半導体基板11を例えばＨＦ溶液にデ
ィップすることにより、残留第２の膜14であるサイドウ
ォールＳｉＯ2 が除去され、図１（ｄ）に示すように、
幅が２５０ｎｍ〜３００ｎｍの開孔17が形成される。
ィップすることにより、残留第２の膜14であるサイドウ
ォールＳｉＯ2 が除去され、図１（ｄ）に示すように、
幅が２５０ｎｍ〜３００ｎｍの開孔17が形成される。
【００２９】以後は、この微細な開孔17を利用した従来
の製造工程を続ける。例えば、半導体基板11にイオンイ
ンプランテーションを実施することにより、幅が２５０
ｎｍ〜３００ｎｍの不純物層を形成することができる。
イオンインプランテーション後は、半導体基板11を過酸
化水素水を混合した約１１０℃の硫酸溶液にディップす
ること等により第３の膜であるレジスト膜16を除去し、
続いて１５０℃のリン酸溶液にディップすること等によ
り第１の膜12であるＳｉ3 Ｎ4 膜を除去することができ
る。
の製造工程を続ける。例えば、半導体基板11にイオンイ
ンプランテーションを実施することにより、幅が２５０
ｎｍ〜３００ｎｍの不純物層を形成することができる。
イオンインプランテーション後は、半導体基板11を過酸
化水素水を混合した約１１０℃の硫酸溶液にディップす
ること等により第３の膜であるレジスト膜16を除去し、
続いて１５０℃のリン酸溶液にディップすること等によ
り第１の膜12であるＳｉ3 Ｎ4 膜を除去することができ
る。
【００３０】本実施例では、第１の膜としてＳｉ3 Ｎ4
膜、第２の膜としてＳｉＯ2 膜、第３の膜としてレジス
ト膜を用いたが、微細寸法の開孔を形成するエッチング
溶液との組合せを考慮することで、第１の膜と第２の膜
のそれぞれについて他の材質の膜を適用することができ
る。また、第３の膜としては、レジスト膜の他に、ＳＯ
Ｇ（Spin on Glass)エッチバック膜を適用することも好
ましい。
膜、第２の膜としてＳｉＯ2 膜、第３の膜としてレジス
ト膜を用いたが、微細寸法の開孔を形成するエッチング
溶液との組合せを考慮することで、第１の膜と第２の膜
のそれぞれについて他の材質の膜を適用することができ
る。また、第３の膜としては、レジスト膜の他に、ＳＯ
Ｇ（Spin on Glass)エッチバック膜を適用することも好
ましい。
【００３１】更に、開孔はイオンインプランテーション
等のマスキング用の開孔パターンのみならず、コンタク
ト形成用各種接続孔や、トレンチキャパシタ形成用開孔
等、任意の構成のための開孔であってよい。
等のマスキング用の開孔パターンのみならず、コンタク
ト形成用各種接続孔や、トレンチキャパシタ形成用開孔
等、任意の構成のための開孔であってよい。
【００３２】上述のように、本実施例では、半導体基板
11であるＳｉ基板上に、Ｓｉ3 Ｎ4パターンを形成して
第１の膜12とし、そのＳｉ3 Ｎ4 パターンの側壁にＳｉ
Ｏ2サイドウォールを形成して側壁膜14とし、レジスト
エッチバック法によりＳｉ3Ｎ4 パターンである第１の
膜12とサイドウォールＳｉＯ2 以外の領域にレジスト膜
を形成して第３の膜16とし、その後該基板11をＨＦ溶液
にディップすることによりサイドウォールＳｉＯ2 であ
る側壁膜14をエッチング除去することで、製造装置のホ
トリソグラフィ能力を超える微細な寸法の開孔17を形成
した。
11であるＳｉ基板上に、Ｓｉ3 Ｎ4パターンを形成して
第１の膜12とし、そのＳｉ3 Ｎ4 パターンの側壁にＳｉ
Ｏ2サイドウォールを形成して側壁膜14とし、レジスト
エッチバック法によりＳｉ3Ｎ4 パターンである第１の
膜12とサイドウォールＳｉＯ2 以外の領域にレジスト膜
を形成して第３の膜16とし、その後該基板11をＨＦ溶液
にディップすることによりサイドウォールＳｉＯ2 であ
る側壁膜14をエッチング除去することで、製造装置のホ
トリソグラフィ能力を超える微細な寸法の開孔17を形成
した。
【００３３】本実施例により、従来の製造装置（１〜２
μｍルール）を用いて、開孔幅が０．３μｍ以下の開孔
を形成することが可能になる。この実施例のように、本
発明を従来の半導体装置の製造に適用することにより、
最先端のハーフミクロンの製造装置を用いて製造した半
導体装置と同等もしくはその以上の特性をもつ高性能な
半導体装置を、従来の製造装置を用いて提供することが
できる。
μｍルール）を用いて、開孔幅が０．３μｍ以下の開孔
を形成することが可能になる。この実施例のように、本
発明を従来の半導体装置の製造に適用することにより、
最先端のハーフミクロンの製造装置を用いて製造した半
導体装置と同等もしくはその以上の特性をもつ高性能な
半導体装置を、従来の製造装置を用いて提供することが
できる。
【００３４】
【発明の効果】本発明によれば、加工装置の加工限界を
超えた微細な加工が可能であり、よって装置の加工限界
を超えた微細開孔を形成できる開孔形成方法、及び半導
体装置の製造方法を提供することができた。
超えた微細な加工が可能であり、よって装置の加工限界
を超えた微細開孔を形成できる開孔形成方法、及び半導
体装置の製造方法を提供することができた。
【図１】実施例１の工程を順に示すもので、この実施例
を示す微細寸法の開孔形成工程における基板の断面図で
ある。
を示す微細寸法の開孔形成工程における基板の断面図で
ある。
【図２】従来技術を示すもので、従来方法による開孔形
成工程における基板の断面図である。
成工程における基板の断面図である。
11 基板（半導体基板） 12 第１の膜（Ｓｉ3 Ｎ4 膜） 13 第２の膜（ＳｉＯ2 膜） 14 側壁膜（サイドウォールＳｉＯ2 膜） 15 コーティング直後のレジスト膜 16 第３の膜（エッチバック後のレジスト膜） 17 開孔
Claims (5)
- 【請求項１】基板上に形成された膜に開孔を形成する開
孔形成方法であって、 前記開孔の形成予定領域をパターンエッジとする第１の
膜を形成する工程と、 前記第１の膜の側壁部分に側壁膜を形成する工程と、 前記第１の膜と前記側壁膜以外の領域に第３の膜を形成
する工程と、 前記側壁膜を除去する工程を含むことを特徴とする開孔
形成方法。 - 【請求項２】基板上に形成された膜に開孔を形成する開
孔形成方法であって、 前記開孔の形成予定領域をパターンエッジとする第１の
膜を形成する工程と、 前記基板表面に第２の膜を形成する工程と、 前記第１の膜の側壁部分以外の前記第２の膜を除去する
工程と、 前記第１の膜と前記第１の膜の側壁部分に形成された第
２の膜以外の領域に第３の膜を形成する工程と、 前記第１の膜の側壁部分に形成された第２の膜を除去す
る工程を含むことを特徴とする開孔形成方法。 - 【請求項３】半導体基板上に形成された膜に開孔を形成
する工程を備える半導体装置の製造方法であって、 前記開孔の形成予定領域をパターンエッジとする第１の
膜を形成する工程と、 前記第１の膜の側壁部分に側壁膜を形成する工程と、 前記第１の膜と前記側壁膜以外の領域に第３の膜を形成
する工程と、 前記側壁膜を除去する工程を含むことを特徴とする半導
体装置の製造方法。 - 【請求項４】半導体基板上に形成された膜に開孔を形成
する工程を備える半導体装置の製造方法であって、 前記開孔の形成予定領域をパターンエッジとする第１の
膜を形成する工程と、 前記半導体基板表面に第２の膜を形成する工程と、 前記前記第１の膜の側壁部分以外の前記第２の膜を除去
する工程と、 前記第１の膜と前記第１の膜の側壁部分に形成された第
２の膜以外の領域に第３の膜を形成する工程と、 前記第１の膜の側壁部分に形成された第２の膜を除去す
る工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】前記第１の膜の側壁部分に第２の膜を形成
するのは、第１の膜上に第２の膜を形成した後全面エッ
チバックする手段によることを特徴とする請求項４に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16026692A JPH0677179A (ja) | 1992-05-27 | 1992-05-27 | 開孔形成方法及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16026692A JPH0677179A (ja) | 1992-05-27 | 1992-05-27 | 開孔形成方法及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677179A true JPH0677179A (ja) | 1994-03-18 |
Family
ID=15711288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16026692A Pending JPH0677179A (ja) | 1992-05-27 | 1992-05-27 | 開孔形成方法及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677179A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009059731A (ja) * | 2007-08-29 | 2009-03-19 | Sony Corp | 半導体装置の製造方法及び固体撮像素子 |
-
1992
- 1992-05-27 JP JP16026692A patent/JPH0677179A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009059731A (ja) * | 2007-08-29 | 2009-03-19 | Sony Corp | 半導体装置の製造方法及び固体撮像素子 |
| US8658457B2 (en) | 2007-08-29 | 2014-02-25 | Sony Corporation | Method of producing semiconductor device, solid-state imaging device, method of producing electric apparatus, and electric apparatus |
| US8940575B2 (en) | 2007-08-29 | 2015-01-27 | Sony Corporation | Method of producing semiconductor device, solid-state imaging device, method of producing electric apparatus, and electric apparatus |
| US9502599B2 (en) | 2007-08-29 | 2016-11-22 | Sony Semiconductor Solutions Corporation | Semiconductor device, solid-state imaging device, and electric apparatus |
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