KR100487415B1 - 반도체소자의 콘택홀 형성방법 - Google Patents

반도체소자의 콘택홀 형성방법 Download PDF

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Abstract

균일한 임계치수를 갖는 미세 콘택홀을 형성하기에 알맞은 반도체소자의 콘택홀 형성방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 콘택홀 형성방법은 기판상에 형성된 배선층, 상기 배선상에 식각선택비가 다른 제 1, 제 2 절연막을 형성하는 공정, 상기 제 2 절연막상에 감광막을 도포하는 공정, 상기 감광막을 일정폭을 갖도록 패터닝하는 공정, 상기 패터닝된 감광막을 마스크로 C:H 비율이 대략 1:4인 식각가스로 상기 제 2 절연막을 식각하는 공정, 상기 C:H 비율이 1:4와 다른 식각가스를 이용하여 상기 제 1 절연막을 식각하여 상기 배선층에 콘택홀을 형성함을 특징으로 한다.

Description

반도체소자의 콘택홀 형성방법{METHOD FOR FABRICATING CONTACT HOLE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체소자에 대한 것으로, 특히 플라즈마를 이용하여 건식각하는 반도체소자의 콘택홀 형성방법에 관한 것이다.
종래 반도체소자의 콘택홀 형성방법에 대하여 설명하면 다음과 같다.
디자인 룰(Design rule)의 축소에 의한 소자 구조의 미세화에 따라 리소그래피(Lithography)를 이용한 노광 공정 후 건식각에 의해 형성되는 최종 구현 구조의 크기는 계속적으로 작아지고 있다.
하부 배선을 통한 회로를 형성하고, 절연막의 증착 및 평탄화를 통한 절연막 형성후 하부 배선과의 연결을 위한 콘택홀 형성공정은 마스크 형성을 위한 리소그래피 공정의 능력에 따라 좌우되며, 0.1㎛이하의 패턴을 형성하는 방법은 복잡한 공정 프로세스를 거치게 된다.
이와 같은 공정 프로세스를 해결하기 위해서 종래에는 감광막의 유동특성을 이용한 방법과, 하드마스크를 이용하여 사이드월(sidewall)을 형성하여 홀 형성 개구부의 면적을 줄여왔다.
상기와 같은 종래 반도체소자의 콘택홀 형성방법은 다음과 같은 문제가 있다.
첫째, 감광막을 이용한 콘택홀 형성은 딥 유브이(Deep UV)의 경우 감광막이 휘는(bowing) 불량이 발생하여 균일한 임계치수(CD)를 갖도록 할 수 없다.
둘째, 하드마스크를 이용한 홀 형성은 다층막을 증착하고 식각하는 공정이 필요하므로 공정시간이 길어지는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 균일한 임계치수를 갖는 미세 콘택홀을 형성하기에 알맞은 반도체소자의 콘택홀 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 콘택홀 형성방법은 기판상에 배선층을 형성하는 공정, 상기 배선상에 식각선택비가 다른 제 1, 제 2 절연막을 형성하는 공정, 상기 제 2 절연막상에 감광막을 도포하는 공정, 상기 감광막을 일정폭을 갖도록 패터닝하는 공정, 상기 패터닝된 감광막을 마스크로 C:H 비율이 대략 1:4인 식각가스로 상기 제 2 절연막을 식각하는 공정, 상기 C:H 비율이 1:4와 다른 식각가스를 이용하여 상기 제 1 절연막을 식각하여 상기 배선층에 콘택홀을 형성함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 콘택홀 형성방법에 대하여 설명하면 다음과 같다.
도 1은 본 발명에 따라 형성된 미세 콘택홀의 단면사진이고, 도 2는 본 발명에 따라 형성된 미세 콘택홀의 상부에서 바라본 사진이며, 도 3은 본 발명에 따라 형성된 미세 콘택홀의 각 위치에서의 개구폭 길이를 나타낸 데이타도 이다.
본 발명은 플라즈마 건식각에 의해서 형성하는 반도체소자의 콘택홀 형성방법에 대한 것으로, 특히 감광막(Photo Resist:PR)으로 구성된 마스크를 형성할 때 감광막 하부 필름의 막질에 따라 산과 염기의 반응성 차이로 인한 노광후의 임계치수(Critical Dimension:CD)차를 이용하는 것이다.
또한 상기 감광막을 형성한 후에 건식각에 사용하는 식각가스인 C:H의 비율을 이용하여 식각 폴리머를 형성하고, 이 폴리머를 식각에 이용하는 것이다.
특히, 도 1에 도시한 바와 같이 기판상에 하부배선(도면에는 도시되지 않았음)과 산화막과 질화막을 적층 형성하고, 질화막상에 감광막(PR)을 도포하였을 때 즉, 감광막(PR) 하부의 막이 질화막(Si3N4)일 경우, 현상과 PR의 중화반응을 방해하는 H:기를 형성시키므로써 감광막(PR) 패턴 형성부 하부에 PR 찌꺼기(Scum) 또는 기울기가 발생하게 한다.
이때 형성되는 홀의 하부 CD는 하지막이 일반적인 산화막(SiO2)일 때 DHK를 비교하여서 동일한 조건으로 노광할 때 약 10~15% 정도 작게 형성된다.
상기에서 질화막은 플라즈마 인핸스먼트 화학기상증착(Plasma Enhanced Chemical Vapor Deposition:PECVD)법이나 저압 화학기상증착(Low Pressure CVD:LPCVD)법으로 형성할 수 있고, 증착 두께는 50~3000Å이 되도록 한다.
감광막을 마스크로 질화막과 산화막을 건식각할 때 주로 사용되는 가스는 CF4나, CHF3나, C2F6나, C3F8의 주된 식각가스와, Ar, O2, N2의 첨가가스가 있다.
이중 C:H의 비율이 높을수록 산화막 식각보다는 질화막 식각시 형성되는 폴리머의 양이 공정 조건에 민감하게 변화한다.
이와 같은 특성을 이용하기 위해서 초기에 질화막 식각시 C:H 구성 비율이 대략 1:4이거나 그 이하인 식각가스를 이용하고, RF 파워를 가하며 수m~2000m torr의 압력을 가하여 부분식각을 진행한다.
이때 폴리머의 발생정도에 따라 상부 질화막의 식각부는 기울기가 형성되어 초기 패턴 형성시에 구현된 CD보다 작은 개구부를 형성하게 된다.
이후에 질화막을 식각한 가스의 C:H 비율과 다른 C:H 비율을 갖는 가스를 이용해서 하부의 산화막을 식각한다.
상기와 같이 감광막을 마스크로 질화막과 산화막을 차례로 식각함에 의해서 상부가 도 2와 같이 서로 개구부의 폭이 다른 사진이 나타남을 알 수 있다.
또한 상기와 같이 질화막이 기울기를 갖고 식각됨에 따라서 나타난 각 개구부의 폭길이는 도 3에 나타난 바와 같다.
즉, 각 중앙(CEN) 부분에서 측정한 개구폭을 감광막 상부(PR Top)와, 감광막 하부(PR Bot)와, 질화막 하부(Nit Bot)와, 감광막 하부에서 질화막 하부를 뺀값(PR B - Nit B)으로 각각 나타내면 0.276㎛, 0.238㎛, 0.176㎛, 0.062㎛이고, 각 하부(BOT)에서 측정한 개구폭의 길이는 각각 0.279㎛, 0.236㎛, 0.172㎛, 0.064㎛이다.
상기와 같은 방법을 사용함에 따라서 딥 유브이(Deep UV) 노광장치로 0.18㎛이하의 미세 콘택홀을 형성할 수 있고 최종 접촉홀의 개구부를 0.1㎛이하로 형성 가능하여 미세 배선용 회로 구현시 마진을 확보하기에 용이하다.
상기와 같은 본 발명 반도체소자의 콘택홀 형성방법은 다음과 같은 효과가 있다.
기존의 딥 유브이(Deep) 노광장치로 0.18㎛이하의 균일한 임계치수를 갖는 미세 콘택홀을 형성할 수 있고, 최종 접촉홀의 개구부를 0.1㎛이하로 형성 가능하여 미세 배선용 회로 구현시 마진을 확보하기에 용이하다.
종래 하드마스크를 이용한 홀 형성시 처럼 사이드월 형성을 위한 공정이 필요하지 않으므로 공정시간이 길어지는 문제를 해결할 수 있다.
도 1은 본 발명에 따라 형성된 미세 콘택홀의 단면사진
도 2는 본 발명에 따라 형성된 미세 콘택홀의 상부에서 바라본 사진
도 3은 본 발명에 따라 형성된 미세 콘택홀의 각 위치에서의 개구폭 길이를 나타낸 데이타도

Claims (4)

  1. 기판상에 배선층을 형성하는 공정,
    상기 배선층상에 식각선택비가 다른 제 1, 제 2 절연막을 형성하는 공정,
    상기 제 2 절연막상에 감광막을 도포하는 공정,
    상기 감광막을 일정폭을 갖도록 패터닝하는 공정,
    상기 패터닝된 감광막을 마스크로 C:H 비율이 대략 1:4인 식각가스로 상기 제 2 절연막을 식각하는 공정,
    상기 C:H 비율이 1:4와 다른 식각가스를 이용하여 상기 제 1 절연막을 식각하여 상기 배선층에 콘택홀을 형성함을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서, 상기 제 1 절연막은 산화막으로 형성하고 상기 제 2 절연막은 질화막으로 형성함을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  3. 제 1 항에 있어서, 상기 제 2 절연막은 50~3000Å의 두께를 갖도록 형성함을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  4. 제 1 항에 있어서, 상기 제 2 절연막을 식각하는 공정에 의해서 상부 제 2 절연막의 식각된 부분은 기울기가 형성되어 상기 감광막을 패터닝하여 구현된 임계치수(CD)보다 작은 개구부를 형성하게 됨을 특징으로 하는 반도체소자의 콘택홀 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101120180B1 (ko) 2008-12-22 2012-02-27 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04167524A (ja) * 1990-10-31 1992-06-15 Nec Corp 半導体装置のビアホール形成方法
KR19980049918A (ko) * 1996-12-20 1998-09-15 문정환 반도체 소자의 콘택홀 형성방법
KR19980076030A (ko) * 1997-04-04 1998-11-16 문정환 반도체 소자의 콘택홀 형성방법
KR20000043225A (ko) * 1998-12-28 2000-07-15 김영환 반도체소자의 질화막 식각방법
KR20010038592A (ko) * 1999-10-26 2001-05-15 윤종용 반도체 장치의 절연막 식각방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04167524A (ja) * 1990-10-31 1992-06-15 Nec Corp 半導体装置のビアホール形成方法
KR19980049918A (ko) * 1996-12-20 1998-09-15 문정환 반도체 소자의 콘택홀 형성방법
KR19980076030A (ko) * 1997-04-04 1998-11-16 문정환 반도체 소자의 콘택홀 형성방법
KR20000043225A (ko) * 1998-12-28 2000-07-15 김영환 반도체소자의 질화막 식각방법
KR20010038592A (ko) * 1999-10-26 2001-05-15 윤종용 반도체 장치의 절연막 식각방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101120180B1 (ko) 2008-12-22 2012-02-27 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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