JPH0675866A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH0675866A JPH0675866A JP4225578A JP22557892A JPH0675866A JP H0675866 A JPH0675866 A JP H0675866A JP 4225578 A JP4225578 A JP 4225578A JP 22557892 A JP22557892 A JP 22557892A JP H0675866 A JPH0675866 A JP H0675866A
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- Japan
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- data
- sram
- memory
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- eeprom
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Abstract
(57)【要約】
【目的】 ＳＲＡＭとＥＥＰＲＯＭをワンチップに集積
したメモリのデータの変更において、ＳＲＡＭデータの
変更が有った場合の機器の電源遮断時のみ、ＳＲＡＭデ
ータをＥＥＰＲＯＭへ転送するゲートをアクティブにす
ることにより、ＥＥＰＲＯＭの書換え回数を最小限とす
ることにより、メモリの寿命を向上させるメモリ制御回
路を提供すること。 【構成】 ＳＲＡＭとＥＥＰＲＯＭをワンチップに集積
したメモリ１のＥＥＰＲＯＭからＳＡＲＡＭまたは、Ｓ
ＲＡＭからＥＥＰＲＯＭへのデータ転送に於て、機器の
電源の投入と遮断を検出する電圧検出回路８の出力に応
じて動作するモノマルチ回路６，７とＳＲＡＭデータ変
更判定回路１１により、電源投入時にＥＥＰＲＯＮのデ
ータをＳＲＡＭへ転送し、またＳＲＡＭデータが変更さ
れた電源遮断時のみＳＲＡＭデータをＥＥＰＲＯＭへ転
送し、前記転送時間に必要な時間だげ電源を保証するバ
ックアップ回路５をそなえたメモリ制御回路である。
したメモリのデータの変更において、ＳＲＡＭデータの
変更が有った場合の機器の電源遮断時のみ、ＳＲＡＭデ
ータをＥＥＰＲＯＭへ転送するゲートをアクティブにす
ることにより、ＥＥＰＲＯＭの書換え回数を最小限とす
ることにより、メモリの寿命を向上させるメモリ制御回
路を提供すること。 【構成】 ＳＲＡＭとＥＥＰＲＯＭをワンチップに集積
したメモリ１のＥＥＰＲＯＭからＳＡＲＡＭまたは、Ｓ
ＲＡＭからＥＥＰＲＯＭへのデータ転送に於て、機器の
電源の投入と遮断を検出する電圧検出回路８の出力に応
じて動作するモノマルチ回路６，７とＳＲＡＭデータ変
更判定回路１１により、電源投入時にＥＥＰＲＯＮのデ
ータをＳＲＡＭへ転送し、またＳＲＡＭデータが変更さ
れた電源遮断時のみＳＲＡＭデータをＥＥＰＲＯＭへ転
送し、前記転送時間に必要な時間だげ電源を保証するバ
ックアップ回路５をそなえたメモリ制御回路である。
Description
【０００１】
【産業上の利用分野】本発明は、記憶保持動作の不要な
随時書き込み読みだしメモリ（以下、ＳＲＡＭと記す）
と、電気的に書換え可能な不揮発性メモリ（以下、ＥＥ
ＰＲＯＭと記す）をワンチップに集積したメモリの制御
回路に関するものである。
随時書き込み読みだしメモリ（以下、ＳＲＡＭと記す）
と、電気的に書換え可能な不揮発性メモリ（以下、ＥＥ
ＰＲＯＭと記す）をワンチップに集積したメモリの制御
回路に関するものである。
【０００２】
【従来の技術】近年、ＳＲＡＭとＥＥＰＲＯＭをワンチ
ップに集積したメモリーの制御回路は、機器の設定条件
や通電時間等のデータを変更または保存するために使用
されている。
ップに集積したメモリーの制御回路は、機器の設定条件
や通電時間等のデータを変更または保存するために使用
されている。
【０００３】以下に従来のメモリ制御回路について説明
する。図３及び図４は従来のメモリ制御回路のブロック
図及び、タイミングチャートを示すものである。
する。図３及び図４は従来のメモリ制御回路のブロック
図及び、タイミングチャートを示すものである。
【０００４】図３に於て１はＳＲＡＭとＥＥＰＲＯＭを
ワンチップに集積したメモリ、１ａはメモリ内のＳＲＡ
Ｍデータ部、１ｂはメモリ内のＥＥＰＲＯＭデータ部、
１ｃはＥＥＰＲＯＭのデータをＳＲＡＭへ転送するため
のゲート、１ｄはＳＲＡＭデータをＥＥＰＲＯＭへ転送
するためのゲート、２はＳＲＡＭのデータの番地を示す
信号、３はＳＲＡＭへメモリ外部からデータを入出力さ
せるための制御信号、４はデータの入出力線、５はバッ
クアップ回路、６は１ｃのゲートをアクティブにするモ
ノマルチ回路、７は１ｄのゲートをアクティブにするモ
ノマルチ回路、８は機器の電圧検出回路、９は機器の電
源スイッチ、１０は機器の電源である。図４は図３で示
されているａ〜ｅのタイミングチャートを示すもので、
ａは機器の電源電圧、ｂは電圧検出回路の出力信号、ｃ
は回路のバックアップ電源電圧、ｄ，ｅはモノマルチ出
力信号である。
ワンチップに集積したメモリ、１ａはメモリ内のＳＲＡ
Ｍデータ部、１ｂはメモリ内のＥＥＰＲＯＭデータ部、
１ｃはＥＥＰＲＯＭのデータをＳＲＡＭへ転送するため
のゲート、１ｄはＳＲＡＭデータをＥＥＰＲＯＭへ転送
するためのゲート、２はＳＲＡＭのデータの番地を示す
信号、３はＳＲＡＭへメモリ外部からデータを入出力さ
せるための制御信号、４はデータの入出力線、５はバッ
クアップ回路、６は１ｃのゲートをアクティブにするモ
ノマルチ回路、７は１ｄのゲートをアクティブにするモ
ノマルチ回路、８は機器の電圧検出回路、９は機器の電
源スイッチ、１０は機器の電源である。図４は図３で示
されているａ〜ｅのタイミングチャートを示すもので、
ａは機器の電源電圧、ｂは電圧検出回路の出力信号、ｃ
は回路のバックアップ電源電圧、ｄ，ｅはモノマルチ出
力信号である。
【０００５】以上のように構成されたメモリ制御回路に
ついて、以下その動作を説明する。機器の電源スイッチ
９により電源が投入されると（タイミングチャートａ参
照）、電圧検出回路８は機器の電圧が正常になるまで０
Ｖ（以後Ｌレベルと記す）を出力し電圧が正常になって
からＶｃｃ（以後Ｈレベルと記す）に立ち上がる（タイ
ミングチャートｂ参照）。前記ｂの出力がＬレベルから
Ｈレベルに立ち上がる時、モノマルチ回路６はＥＥＰＲ
ＯＭのデータ１ｂがＳＲＡＭ１ａへ転送するのに必要な
時間ｔ１だけゲート１ｃをアクティブにする制御信号を
出力する（タイミングチャートｄ参照）。ＳＲＡＭデー
タは、機器の設定条件や通電時間等であるため、要求に
応じて、メモリ外部から、ＳＲＡＭのデータ番地を示す
信号２（一般にアドレスバス）、およびデータを入出力
させる制御信号３（一般にチップセレクトおよびリー
ド、ライト信号）により、データの入出力線４（一般に
データバス）により、ＳＲＡＭデータ１ａの読みだしや
変更が行なわれる。そして、機器の電源スイッチ９が遮
断された時、機器の電圧の異常を検出し、一定値以下に
電圧が下がると、電圧検出回路８の出力はＨレベルから
Ｌレベルに立ち下がる（タイミングチャートｂ参照）。
前記ｂの出力がＨレベルからＬレベルに立ち下がる時、
モノマルチ回路７は、変更されたＳＲＡＭデータ１ａを
保存するために、ＥＥＰＲＯＭ１ｂに全データを転送す
るために必要な時間ｔ２だけゲート１ｄをアクティブに
する制御信号を出力する（タイミングチャートｅ参
照）。また機器の電源が遮断されてもバックアップ回路
５により、前記データの転送が完了するまでは、メモリ
ー１及びモノマルチ回路６，７の電源電圧が保持される
よう動作する（タイミングチャートｃ参照）。
ついて、以下その動作を説明する。機器の電源スイッチ
９により電源が投入されると（タイミングチャートａ参
照）、電圧検出回路８は機器の電圧が正常になるまで０
Ｖ（以後Ｌレベルと記す）を出力し電圧が正常になって
からＶｃｃ（以後Ｈレベルと記す）に立ち上がる（タイ
ミングチャートｂ参照）。前記ｂの出力がＬレベルから
Ｈレベルに立ち上がる時、モノマルチ回路６はＥＥＰＲ
ＯＭのデータ１ｂがＳＲＡＭ１ａへ転送するのに必要な
時間ｔ１だけゲート１ｃをアクティブにする制御信号を
出力する（タイミングチャートｄ参照）。ＳＲＡＭデー
タは、機器の設定条件や通電時間等であるため、要求に
応じて、メモリ外部から、ＳＲＡＭのデータ番地を示す
信号２（一般にアドレスバス）、およびデータを入出力
させる制御信号３（一般にチップセレクトおよびリー
ド、ライト信号）により、データの入出力線４（一般に
データバス）により、ＳＲＡＭデータ１ａの読みだしや
変更が行なわれる。そして、機器の電源スイッチ９が遮
断された時、機器の電圧の異常を検出し、一定値以下に
電圧が下がると、電圧検出回路８の出力はＨレベルから
Ｌレベルに立ち下がる（タイミングチャートｂ参照）。
前記ｂの出力がＨレベルからＬレベルに立ち下がる時、
モノマルチ回路７は、変更されたＳＲＡＭデータ１ａを
保存するために、ＥＥＰＲＯＭ１ｂに全データを転送す
るために必要な時間ｔ２だけゲート１ｄをアクティブに
する制御信号を出力する（タイミングチャートｅ参
照）。また機器の電源が遮断されてもバックアップ回路
５により、前記データの転送が完了するまでは、メモリ
ー１及びモノマルチ回路６，７の電源電圧が保持される
よう動作する（タイミングチャートｃ参照）。
【０００６】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、機器の電源が投入されているときに、Ｓ
ＲＡＭデータの変更の有る無しに関係なく、電源遮断時
には必ずＳＲＡＭデータがＥＥＰＲＯＭへ転送される。
ＥＥＰＲＯＭは、無限にデータ転送すなわち、書換え可
能でなく、その書換えには限りがあるため、ＥＥＰＲＯ
Ｍ部すなわちメモリの寿命を短くするという欠点を有し
ていた。
来の構成では、機器の電源が投入されているときに、Ｓ
ＲＡＭデータの変更の有る無しに関係なく、電源遮断時
には必ずＳＲＡＭデータがＥＥＰＲＯＭへ転送される。
ＥＥＰＲＯＭは、無限にデータ転送すなわち、書換え可
能でなく、その書換えには限りがあるため、ＥＥＰＲＯ
Ｍ部すなわちメモリの寿命を短くするという欠点を有し
ていた。
【０００７】本発明は上記従来の課題を解決するもの
で、機器の電源を遮断する度にＳＲＡＭデータをＥＥＰ
ＲＯＭへ転送するのではなく、ＳＲＡＭデータの変更が
あったときの電源遮断時にのみＥＥＰＲＯＭへデータを
転送することでＥＥＰＲＯＭ部、すなわちメモリの寿命
を大幅に向上させるメモリ制御回路を提供することを目
的とする。
で、機器の電源を遮断する度にＳＲＡＭデータをＥＥＰ
ＲＯＭへ転送するのではなく、ＳＲＡＭデータの変更が
あったときの電源遮断時にのみＥＥＰＲＯＭへデータを
転送することでＥＥＰＲＯＭ部、すなわちメモリの寿命
を大幅に向上させるメモリ制御回路を提供することを目
的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明では、ＳＲＡＭとＥＥＰＲＯＭをワンチップに
集積したメモリーを有する回路と、機器の電源投入時
に、前記ＥＥＰＲＯＭのデータをＳＲＡＭへ転送する信
号を発生する第１の回路と、機器の電源遮断時に、前記
ＳＲＡＭのデータをＥＥＰＲＯＭへ転送する信号を発生
する第２の回路と、前記ＳＲＡＭのデータが変更された
場合にのみ、前記第２の回路の信号を有効にする第３の
回路と、機器の電源が遮断されても、前記転送が終了す
るまでメモリの電源を保持するバックアップ回路の構成
を有している。
に本発明では、ＳＲＡＭとＥＥＰＲＯＭをワンチップに
集積したメモリーを有する回路と、機器の電源投入時
に、前記ＥＥＰＲＯＭのデータをＳＲＡＭへ転送する信
号を発生する第１の回路と、機器の電源遮断時に、前記
ＳＲＡＭのデータをＥＥＰＲＯＭへ転送する信号を発生
する第２の回路と、前記ＳＲＡＭのデータが変更された
場合にのみ、前記第２の回路の信号を有効にする第３の
回路と、機器の電源が遮断されても、前記転送が終了す
るまでメモリの電源を保持するバックアップ回路の構成
を有している。
【０００９】
【作用】上記の手段により、機器の電源投入時には、Ｅ
ＥＰＲＯＭのデータをＳＲＡＭへ、電源遮断時には、Ｓ
ＲＡＭデータの変更がある時のみ、ＳＲＡＭデータをＥ
ＥＰＲＯＭへ転送する制御信号を出力することにより、
メモリの寿命を大幅に向上することができる。
ＥＰＲＯＭのデータをＳＲＡＭへ、電源遮断時には、Ｓ
ＲＡＭデータの変更がある時のみ、ＳＲＡＭデータをＥ
ＥＰＲＯＭへ転送する制御信号を出力することにより、
メモリの寿命を大幅に向上することができる。
【００１０】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１１】図１及び図２は、本発明のメモリ制御回路
の一実施例のブロック図及び、タイミングチャートを示
すものである。
の一実施例のブロック図及び、タイミングチャートを示
すものである。
【００１２】図１において１はＳＲＡＭとＥＥＰＲＯＭ
をワンチップに集積したメモリ、１ａはメモリ内のＳＲ
ＡＭデータ部、１ｂはメモリ内のＥＥＰＲＯＭデータ
部、１ｃはＥＥＰＲＯＭのデータをＳＲＡＭへ転送する
ためのゲート、１ｄはＳＲＡＭデータをＥＥＰＲＯＭへ
転送するためのゲート、２はＳＲＡＭのデータの番地を
示す信号、３はＳＲＡＭへメモリ外部からデータを入出
力させるための制御信号、４はデータの入出力線、５は
バックアップ回路、６は１ｃのゲートをアクティブにす
るモノマルチ回路、７は１ｄのゲートをアクティブにす
るモノマルチ回路、８は機器の電圧検出回路、９は機器
の電源スイッチ、１０は機器の電源、１１はＳＲＡＭデ
ータ変更判定回路である。図２は図１で示されているａ
〜ｈのタイミングチャートを示すもので、ａは機器の電
源電圧、ｂは電圧検出回路の出力信号、ｃは回路のバッ
クアップ電源電圧、ｄ，ｅ，ｇはモノマルチ出力信号、
ｆ，ｈはモノマルチ制御信号である。
をワンチップに集積したメモリ、１ａはメモリ内のＳＲ
ＡＭデータ部、１ｂはメモリ内のＥＥＰＲＯＭデータ
部、１ｃはＥＥＰＲＯＭのデータをＳＲＡＭへ転送する
ためのゲート、１ｄはＳＲＡＭデータをＥＥＰＲＯＭへ
転送するためのゲート、２はＳＲＡＭのデータの番地を
示す信号、３はＳＲＡＭへメモリ外部からデータを入出
力させるための制御信号、４はデータの入出力線、５は
バックアップ回路、６は１ｃのゲートをアクティブにす
るモノマルチ回路、７は１ｄのゲートをアクティブにす
るモノマルチ回路、８は機器の電圧検出回路、９は機器
の電源スイッチ、１０は機器の電源、１１はＳＲＡＭデ
ータ変更判定回路である。図２は図１で示されているａ
〜ｈのタイミングチャートを示すもので、ａは機器の電
源電圧、ｂは電圧検出回路の出力信号、ｃは回路のバッ
クアップ電源電圧、ｄ，ｅ，ｇはモノマルチ出力信号、
ｆ，ｈはモノマルチ制御信号である。
【００１３】以上のように構成されたメモリ制御回路に
ついて、以下その動作を説明する。機器の電源スイッチ
９により電源が投入されると（タイミングチャートを参
照）、電圧検出回路８は機器の電圧が正常になるまでＬ
レベルを出力し電圧が正常になってからＨレベルに立ち
上がる（タイミングチャートｂ参照）。前記ｂの出力が
ＬレベルからＨレベルに立ち上がる時、モノマルチ回路
６はＥＥＰＲＯＭのデータ１ｂがＳＲＡＭ１ａへ転送す
るのに必要な時間ｔ１だけゲート１ｃをアクティブにす
る制御信号を出力する（タイミングチャートｄ参照）。
ＳＲＡＭデータは、機器の設定条件や通電時間等である
ため、データに変更が有った場合は、メモリ外部から、
ＳＲＡＭのデータ番地を示す信号２（一般にアドレスバ
ス）、およびデータを入出力させる制御信号３（一般に
チップセレクトおよびリード、ライト信号）により、デ
ータの入出力線４（一般にデータバス）により、ＳＲＡ
Ｍデータ１ａに変更が行なわれる。この時ＳＡＲＡＭデ
ータ変更判定回路１１はモノマルチ回路７をアクティブ
にするための制御信号を出力する（タイミングチャート
ｆ参照）。そして、機器の電源スイッチ９が遮断された
時、機器の電圧の異常を検出し、一定値以下に電圧が下
がると、電圧検出回路８の出力はＨレベルからＬレベル
に立ち下がる（タイミングチャートｂ参照）。前記ｂの
出力がＨレベルからＬレベルに立ち下がる時、モノマル
チ回路７は、変更されたＳＲＡＭデータ１ａを保存する
ために、ＥＥＰＲＯＭ１ｂに全データを転送するために
必要な時間ｔ２だけゲート１ｄをアクティブにする制御
信号を出力する（タイミングチャートｅ参照）。
ついて、以下その動作を説明する。機器の電源スイッチ
９により電源が投入されると（タイミングチャートを参
照）、電圧検出回路８は機器の電圧が正常になるまでＬ
レベルを出力し電圧が正常になってからＨレベルに立ち
上がる（タイミングチャートｂ参照）。前記ｂの出力が
ＬレベルからＨレベルに立ち上がる時、モノマルチ回路
６はＥＥＰＲＯＭのデータ１ｂがＳＲＡＭ１ａへ転送す
るのに必要な時間ｔ１だけゲート１ｃをアクティブにす
る制御信号を出力する（タイミングチャートｄ参照）。
ＳＲＡＭデータは、機器の設定条件や通電時間等である
ため、データに変更が有った場合は、メモリ外部から、
ＳＲＡＭのデータ番地を示す信号２（一般にアドレスバ
ス）、およびデータを入出力させる制御信号３（一般に
チップセレクトおよびリード、ライト信号）により、デ
ータの入出力線４（一般にデータバス）により、ＳＲＡ
Ｍデータ１ａに変更が行なわれる。この時ＳＡＲＡＭデ
ータ変更判定回路１１はモノマルチ回路７をアクティブ
にするための制御信号を出力する（タイミングチャート
ｆ参照）。そして、機器の電源スイッチ９が遮断された
時、機器の電圧の異常を検出し、一定値以下に電圧が下
がると、電圧検出回路８の出力はＨレベルからＬレベル
に立ち下がる（タイミングチャートｂ参照）。前記ｂの
出力がＨレベルからＬレベルに立ち下がる時、モノマル
チ回路７は、変更されたＳＲＡＭデータ１ａを保存する
ために、ＥＥＰＲＯＭ１ｂに全データを転送するために
必要な時間ｔ２だけゲート１ｄをアクティブにする制御
信号を出力する（タイミングチャートｅ参照）。
【００１４】また機器の電源が遮断されてもバックアッ
プ回路５により、前記データの転送が完了するまでは、
メモリ１、モノマルチ回路６，７及び、ＳＲＡＭデータ
変更判定回路の電源電圧が保持されるよう動作する（タ
イミングチャートｃ参照）。
プ回路５により、前記データの転送が完了するまでは、
メモリ１、モノマルチ回路６，７及び、ＳＲＡＭデータ
変更判定回路の電源電圧が保持されるよう動作する（タ
イミングチャートｃ参照）。
【００１５】一方、機器の設定条件や通電時間等に変更
が無かった場合は、ＳＲＡＭデータの変更が行なわれな
い。この時ＳＲＡＭデータ変更判定回路１１はモノマル
チ回路７をノンアクティブにするための制御信号を出力
する（タイミングチャートｈ参照）。そして、機器の電
源スイッチ９が遮断された時、機器の電圧の異常を検出
し、一定値以下に電圧が下がると、電圧検出回路８の出
力がＨレベルからＬレベルに立ち下がる（タイミングチ
ャートｂ参照）が、モノマルチ回路７は、ＳＲＡＭデー
タ１ａをＥＥＰＲＯＭ１ｂに転送するためのゲート１ｄ
をアクティブにする制御信号を出力することはない（タ
イミングチャートｇ参照）。
が無かった場合は、ＳＲＡＭデータの変更が行なわれな
い。この時ＳＲＡＭデータ変更判定回路１１はモノマル
チ回路７をノンアクティブにするための制御信号を出力
する（タイミングチャートｈ参照）。そして、機器の電
源スイッチ９が遮断された時、機器の電圧の異常を検出
し、一定値以下に電圧が下がると、電圧検出回路８の出
力がＨレベルからＬレベルに立ち下がる（タイミングチ
ャートｂ参照）が、モノマルチ回路７は、ＳＲＡＭデー
タ１ａをＥＥＰＲＯＭ１ｂに転送するためのゲート１ｄ
をアクティブにする制御信号を出力することはない（タ
イミングチャートｇ参照）。
【００１６】以上のように本実施例によれば、機器の電
源投入あるいは遮断を検出する電圧検出回路と、その出
力に応じてＥＥＰＲＯＭデータをＳＲＡＭへ転送するゲ
ートをアクティブにするモノマルチ回路と、また、ＳＲ
ＡＭデータをＥＥＰＲＯＭへ転送するゲートをアクティ
ブにするモノマルチ回路と、ＳＲＡＭデータに変更が有
った場合のみＳＲＡＭデータをＥＥＰＲＯＭへ転送する
ゲートをアクティブにするモノマルチ回路を動作させる
ＳＲＡＭデータ変更判定回路と、バックアップ回路を設
けることにより、機器の電源を遮断する度にＳＲＡＭデ
ータをＥＥＰＲＯＭへ転送するのではなく、ＳＲＡＭデ
ータの変更があったときの電源遮断時にのみＥＥＰＲＯ
Ｍへデータを転送することでＥＥＰＲＯＭ部、すなわち
メモリの寿命を大幅に向上することはいうまでもなく、
また、機器の電源遮断時にも確実にデータを保存するこ
とができる。
源投入あるいは遮断を検出する電圧検出回路と、その出
力に応じてＥＥＰＲＯＭデータをＳＲＡＭへ転送するゲ
ートをアクティブにするモノマルチ回路と、また、ＳＲ
ＡＭデータをＥＥＰＲＯＭへ転送するゲートをアクティ
ブにするモノマルチ回路と、ＳＲＡＭデータに変更が有
った場合のみＳＲＡＭデータをＥＥＰＲＯＭへ転送する
ゲートをアクティブにするモノマルチ回路を動作させる
ＳＲＡＭデータ変更判定回路と、バックアップ回路を設
けることにより、機器の電源を遮断する度にＳＲＡＭデ
ータをＥＥＰＲＯＭへ転送するのではなく、ＳＲＡＭデ
ータの変更があったときの電源遮断時にのみＥＥＰＲＯ
Ｍへデータを転送することでＥＥＰＲＯＭ部、すなわち
メモリの寿命を大幅に向上することはいうまでもなく、
また、機器の電源遮断時にも確実にデータを保存するこ
とができる。
【００１７】
【発明の効果】以上のように本発明によると、ＳＲＡＭ
とＥＥＰＲＯＭをワンチップに集積したメモリを有する
回路と、機器の電源投入時に、前記ＥＥＰＲＯＭのデー
タをＳＲＡＭへ転送する信号を発生する第１の回路と、
機器の電源遮断時に、前記ＳＲＡＭのデータをＥＥＰＲ
ＯＭへ転送する信号を発生する第２の回路と、前記ＳＲ
ＡＭのデータが変更された場合にのみ、前記第２の回路
の信号を有効にする第３の回路と、機器の電源が遮断さ
れても、前記転送が終了するまで回路の電源を保持する
バックアップ回路を設けることにより、メモリの寿命を
大幅に向上し、また、機器の電源遮断時にも確実にデー
タを保存することができる優れたメモリ制御回路を実現
できるものである。
とＥＥＰＲＯＭをワンチップに集積したメモリを有する
回路と、機器の電源投入時に、前記ＥＥＰＲＯＭのデー
タをＳＲＡＭへ転送する信号を発生する第１の回路と、
機器の電源遮断時に、前記ＳＲＡＭのデータをＥＥＰＲ
ＯＭへ転送する信号を発生する第２の回路と、前記ＳＲ
ＡＭのデータが変更された場合にのみ、前記第２の回路
の信号を有効にする第３の回路と、機器の電源が遮断さ
れても、前記転送が終了するまで回路の電源を保持する
バックアップ回路を設けることにより、メモリの寿命を
大幅に向上し、また、機器の電源遮断時にも確実にデー
タを保存することができる優れたメモリ制御回路を実現
できるものである。
【図１】本発明の一実施例におけるメモリ制御回路のブ
ロック図
ロック図
【図２】同タイミングチャート
【図３】従来のメモリ制御回路のブロック図
【図４】同タイミングチャート
１ メモリ １ａ メモリ内のＳＲＡＭデータ部 １ｂ メモリ内のＥＥＰＲＯＭデータ部 １ｃ ＥＥＰＲＯＭデータをＳＲＡＭへ転送するゲート １ｄ ＳＲＡＭデータをＥＥＰＲＯＭへ転送するゲート ５ バックアップ回路 ６，７ モノマルチ回路 ８ 電源検出回路 ９ 機器の電源スイッチ １０ 機器の電源 １１ ＳＲＡＭデータ変更判定回路
Claims (1)
- 【請求項１】記憶保持動作の不要な随時書き込み読みだ
しメモリと電気的に書換え可能な不揮発性メモリをワン
チップに集積したメモリを有する回路と、機器の電源投
入時に、前記不揮発性メモリのデータを記憶保持動作の
不要な随時書き込み読みだしメモリへ転送する信号を発
生する第１の回路と、機器の電源遮断時に、前記記憶保
持動作の不要な随時書き込み読みだしメモリのデータを
不揮発性メモリへ転送する信号を発生する第２の回路
と、前記記憶保持動作の不要な随時書き込み読みだしメ
モリのデータが変更された場合にのみ、前記第２の回路
の信号を有効にする第３の回路と、機器の電源が遮断さ
れても、前記転送が終了するまで回路の電源を保持する
バックアップ回路とを備えたメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225578A JPH0675866A (ja) | 1992-08-25 | 1992-08-25 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225578A JPH0675866A (ja) | 1992-08-25 | 1992-08-25 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675866A true JPH0675866A (ja) | 1994-03-18 |
Family
ID=16831509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225578A Pending JPH0675866A (ja) | 1992-08-25 | 1992-08-25 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675866A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012133746A (ja) * | 2010-12-20 | 2012-07-12 | Lsi Corp | メモリ・バックアップ中のデータ操作 |
-
1992
- 1992-08-25 JP JP4225578A patent/JPH0675866A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012133746A (ja) * | 2010-12-20 | 2012-07-12 | Lsi Corp | メモリ・バックアップ中のデータ操作 |
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