JPH05128016A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH05128016A JPH05128016A JP31196591A JP31196591A JPH05128016A JP H05128016 A JPH05128016 A JP H05128016A JP 31196591 A JP31196591 A JP 31196591A JP 31196591 A JP31196591 A JP 31196591A JP H05128016 A JPH05128016 A JP H05128016A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- writing
- address
- register
- reading
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 電源のダウンに対してもデータの書き込み,
読み出しを確実に行なうことができるEEPROMを提
供する。 【構成】 電源ダウン時に電源検出回路18によりセッ
トされる判定用レジスタ31と、アドレスバックアップ
用の専用EEPROMセル30を設ける。これにより、
EEPROMが書き込み中もしくは読み出し中に電源の
ダウンによりその動作が途中で終わっても、判定用レジ
スタ31及び専用EEPROMセル30の内容によって
コントローラ側から再度の書き込み,読み出しができ
る。
読み出しを確実に行なうことができるEEPROMを提
供する。 【構成】 電源ダウン時に電源検出回路18によりセッ
トされる判定用レジスタ31と、アドレスバックアップ
用の専用EEPROMセル30を設ける。これにより、
EEPROMが書き込み中もしくは読み出し中に電源の
ダウンによりその動作が途中で終わっても、判定用レジ
スタ31及び専用EEPROMセル30の内容によって
コントローラ側から再度の書き込み,読み出しができ
る。
Description
【0001】
【産業上の利用分野】この発明は、電気的に書き換え可
能な不揮発性半導体記憶装置(以後、EEPROMと呼
ぶ)に係わり、特にその電源ダウン時の信頼性向上に関
するものである。
能な不揮発性半導体記憶装置(以後、EEPROMと呼
ぶ)に係わり、特にその電源ダウン時の信頼性向上に関
するものである。
【0002】
【従来の技術】図3は、従来のこの種のEEPROMの
構成を示すブロック図である。図において、10はEE
PROMセルがアレイ状に配列されたメモリアレイ、1
1はメモリアレイ10に書き込みを行なうための書き込
み回路、12は同じく読み出しを行なうための読み出し
回路、13は書き込みデータ及び読み出しデータを保持
するデータレジスタ、14は入力アドレスをデコードし
てメモリアレイ10内の特定のEEPROMセルを選択
するアドレスデコーダ、15はこれらの制御回路であ
り、16,17は制御用外部端子を示す。また、18は
誤書き込みを防ぐための電源検出回路であり、電源電圧
が所定値以下に降下したことを検出して制御回路15に
通知する。なお、19はアドレスデコーダ14に接続さ
れるアドレス入力用外部端子(A0〜An)を表わし、2
0はデータレジスタ13に接続されるデータ入出力用外
部端子(D0〜D7)を表わす。
構成を示すブロック図である。図において、10はEE
PROMセルがアレイ状に配列されたメモリアレイ、1
1はメモリアレイ10に書き込みを行なうための書き込
み回路、12は同じく読み出しを行なうための読み出し
回路、13は書き込みデータ及び読み出しデータを保持
するデータレジスタ、14は入力アドレスをデコードし
てメモリアレイ10内の特定のEEPROMセルを選択
するアドレスデコーダ、15はこれらの制御回路であ
り、16,17は制御用外部端子を示す。また、18は
誤書き込みを防ぐための電源検出回路であり、電源電圧
が所定値以下に降下したことを検出して制御回路15に
通知する。なお、19はアドレスデコーダ14に接続さ
れるアドレス入力用外部端子(A0〜An)を表わし、2
0はデータレジスタ13に接続されるデータ入出力用外
部端子(D0〜D7)を表わす。
【0003】次に動作について説明する。メモリアレイ
10をアクセスするためのアドレスはアドレス入力用外
部端子(A0〜An)19によって設定され、入力された
アドレスがアドレスデコーダ14によりデコードされて
特定のEEPROMセルが選択される。また、書き込ま
れるデータはデータ入出力用外部端子(D0〜D7)20
によって設定され、データレジスタ13に蓄えられ書き
込み回路11を通してメモリアレイ10に書き込まれ
る。読み出しのときは、読み出し回路12を経てデータ
レジスタ13に出力され、そのままデータ入出力用外部
端子(D0〜D7)20に出力される。一方、電源にノイ
ズ等がのってダウン,すなわち電源電圧が所定値以下に
降下した場合は、電源検出回路18がこれを検出して制
御回路15に通知し、制御回路15は書き込み動作ある
いは読み出し動作を中止する。
10をアクセスするためのアドレスはアドレス入力用外
部端子(A0〜An)19によって設定され、入力された
アドレスがアドレスデコーダ14によりデコードされて
特定のEEPROMセルが選択される。また、書き込ま
れるデータはデータ入出力用外部端子(D0〜D7)20
によって設定され、データレジスタ13に蓄えられ書き
込み回路11を通してメモリアレイ10に書き込まれ
る。読み出しのときは、読み出し回路12を経てデータ
レジスタ13に出力され、そのままデータ入出力用外部
端子(D0〜D7)20に出力される。一方、電源にノイ
ズ等がのってダウン,すなわち電源電圧が所定値以下に
降下した場合は、電源検出回路18がこれを検出して制
御回路15に通知し、制御回路15は書き込み動作ある
いは読み出し動作を中止する。
【0004】
【発明が解決しようとする課題】ところで、EEPRO
Mではこのようにして書き込みが行なわれるが、このた
めの時間(一般には書き込み時間などという)は通常数
ms程度かかるのが普通である(数msかかるのはメモ
リの特性からくる問題であって、ここでは言及しな
い)。従って、この書き込みを行なっている間に、もし
仮に電源にノイズ等がのってダウンした場合には書き込
み回路は動作しなくなり、そのシステムは指定したアド
レスにデータが書き込まれなかったことになってしま
う。読み出しについても同じである。現状のEEPRO
Mではこのような不規則なノイズ等によるデータ転送不
具合は避けて通れない重要な課題であるにもかかわら
ず、実際には電源検出回路などによって、書き込みプロ
テクトを行なっている程度に過ぎなかった。
Mではこのようにして書き込みが行なわれるが、このた
めの時間(一般には書き込み時間などという)は通常数
ms程度かかるのが普通である(数msかかるのはメモ
リの特性からくる問題であって、ここでは言及しな
い)。従って、この書き込みを行なっている間に、もし
仮に電源にノイズ等がのってダウンした場合には書き込
み回路は動作しなくなり、そのシステムは指定したアド
レスにデータが書き込まれなかったことになってしま
う。読み出しについても同じである。現状のEEPRO
Mではこのような不規則なノイズ等によるデータ転送不
具合は避けて通れない重要な課題であるにもかかわら
ず、実際には電源検出回路などによって、書き込みプロ
テクトを行なっている程度に過ぎなかった。
【0005】この発明は上記のような問題点を解決する
ためになされたもので、電源のダウンに対してもデータ
の書き込み,読み出しを確実に行なうことができるEE
PROMを提供することを目的とする。
ためになされたもので、電源のダウンに対してもデータ
の書き込み,読み出しを確実に行なうことができるEE
PROMを提供することを目的とする。
【0006】
【課題を解決するための手段】この発明に係るEEPR
OMは、電源電圧が所定値以下に降下した時に電源検出
回路の検出出力によってセットされる判定用レジスタ
と、書き込み及び読み出しを行なうアドレスを記憶する
アドレスバックアップ用記憶領域とを備え、これらの内
容を出力できるようにしたものである。
OMは、電源電圧が所定値以下に降下した時に電源検出
回路の検出出力によってセットされる判定用レジスタ
と、書き込み及び読み出しを行なうアドレスを記憶する
アドレスバックアップ用記憶領域とを備え、これらの内
容を出力できるようにしたものである。
【0007】
【作用】この発明においては、EEPROMが書き込み
もしくは読み出しを行なっている最中に、電源電圧が2
Vまでダウンしたとすれば、判定用レジスタの内容がセ
ットされる。また、アドレスバックアップ用記憶領域に
はダウンする前のアドレスを記憶しているため、これら
データはマイコンの如きコントローラ側からのアクセス
により読み出すことができる。従って、電源のダウン時
には再度同じアドレスに対して書き込みあるいは読み出
しを行なうことができる。
もしくは読み出しを行なっている最中に、電源電圧が2
Vまでダウンしたとすれば、判定用レジスタの内容がセ
ットされる。また、アドレスバックアップ用記憶領域に
はダウンする前のアドレスを記憶しているため、これら
データはマイコンの如きコントローラ側からのアクセス
により読み出すことができる。従って、電源のダウン時
には再度同じアドレスに対して書き込みあるいは読み出
しを行なうことができる。
【0008】
【実施例】以下、この発明の一実施例を図について説明
する。図1は、この発明の一実施例の構成を示すブロッ
クである。図において、10はEEPROMセルがアレ
イ状に配列されたメモリアレイ、11はメモリアレイ1
0に書き込みを行なうための書き込み回路、12は同じ
く読み出しを行なうための読み出し回路、13は書き込
みデータ及び読み出しデータを保持するデータレジス
タ、14は入力アドレスをデコードしてメモリアレイ1
0内の特定のEEPROMセルを選択するアドレスデコ
ーダ、15はこれらの制御回路であり、16,17は制
御用外部端子を示す。また、18は誤書き込みを防ぐた
めの電源検出回路であり、電源電圧が所定値以下に降下
したことを検出して制御回路15に通知するとともに、
後述する判定用レジスタ31をセットする。19はアド
レスデコーダ14に接続されるアドレス入力用外部端子
(A0〜An)を表わし、20はデータレジスタ13に接
続されるデータ入出力用外部端子(D0〜D7)を表わ
す。一方、30はアドレスバックアップ用の専用EEP
ROMセルであり、アドレスバックアップ用記憶領域と
してメモリアレイ10を拡張して形成されている。ま
た、31は電源がダウンしたかどうかを判定するための
1ビットの判定用レジスタであり、電源電圧が所定値以
下に降下したことを検出する電源検出回路18の検出出
力によりセットされる。上記専用EEPROMセル30
及び判定用レジスタ31の内容は、制御回路15から出
力されるコントロール信号32,33によりデータレジ
スタ13を介してデータ入出力用外部端子(D0〜D7)
20から出力される。
する。図1は、この発明の一実施例の構成を示すブロッ
クである。図において、10はEEPROMセルがアレ
イ状に配列されたメモリアレイ、11はメモリアレイ1
0に書き込みを行なうための書き込み回路、12は同じ
く読み出しを行なうための読み出し回路、13は書き込
みデータ及び読み出しデータを保持するデータレジス
タ、14は入力アドレスをデコードしてメモリアレイ1
0内の特定のEEPROMセルを選択するアドレスデコ
ーダ、15はこれらの制御回路であり、16,17は制
御用外部端子を示す。また、18は誤書き込みを防ぐた
めの電源検出回路であり、電源電圧が所定値以下に降下
したことを検出して制御回路15に通知するとともに、
後述する判定用レジスタ31をセットする。19はアド
レスデコーダ14に接続されるアドレス入力用外部端子
(A0〜An)を表わし、20はデータレジスタ13に接
続されるデータ入出力用外部端子(D0〜D7)を表わ
す。一方、30はアドレスバックアップ用の専用EEP
ROMセルであり、アドレスバックアップ用記憶領域と
してメモリアレイ10を拡張して形成されている。ま
た、31は電源がダウンしたかどうかを判定するための
1ビットの判定用レジスタであり、電源電圧が所定値以
下に降下したことを検出する電源検出回路18の検出出
力によりセットされる。上記専用EEPROMセル30
及び判定用レジスタ31の内容は、制御回路15から出
力されるコントロール信号32,33によりデータレジ
スタ13を介してデータ入出力用外部端子(D0〜D7)
20から出力される。
【0009】次に動作について説明する。図1の動作を
分かり易くするために図2にEEPROMに書き込みを
行なう時のタイミングを示して説明する。図2におい
て、チップセレクト信号CS(負論理)が‘L’にな
り、ライトイネーブル信号WEが‘L’から‘H’に立
ち上がるタイミングで書き込みがスタートする。アドレ
ス入力用外部端子(A0〜An)19には書き込むべきア
ドレスが入力され、データ入出力用外部端子(D0〜
D7)20には書き込むべきデータが入力される。この
とき、電源の電圧波形(VCC)が図2のようにノイズ等
によりダウンし、その後復帰したとする。従来のEEP
ROMでは、このとき例えば電源検出回路18によって
書き込み動作を中止するだけであった。しかし図1の構
成においては、電源がダウンすると、電源検出回路18
によって判定用レジスタ31がセットされることによ
り、その内容が例えば‘L’から‘H’に変化すること
で終了する。さらに、書き込もうとするアドレスが常に
専用EEPROMセル30に書き込まれている。このよ
うにして書き込みは途中で終わるが、マイコン等のコン
トローラ側では上記判定用レジスタ31及び専用EEP
ROMセル30の内容を常に読み出すようにソフトウェ
アを組んでおけば、EEPROMが突発的なノイズ等に
よる電源ダウンで書き込み中止になったか否かの判定が
容易に行なえ、再度書き込みを行なうことで電源ダウン
に対処することができる。また、この動作は書き込みだ
けでなく読み出しの時も同じであって、読み出しが終了
する度に判定用レジスタ31の内容及び専用EEPRO
Mセル30の内容を読み出すことによってコントローラ
側が判定する。
分かり易くするために図2にEEPROMに書き込みを
行なう時のタイミングを示して説明する。図2におい
て、チップセレクト信号CS(負論理)が‘L’にな
り、ライトイネーブル信号WEが‘L’から‘H’に立
ち上がるタイミングで書き込みがスタートする。アドレ
ス入力用外部端子(A0〜An)19には書き込むべきア
ドレスが入力され、データ入出力用外部端子(D0〜
D7)20には書き込むべきデータが入力される。この
とき、電源の電圧波形(VCC)が図2のようにノイズ等
によりダウンし、その後復帰したとする。従来のEEP
ROMでは、このとき例えば電源検出回路18によって
書き込み動作を中止するだけであった。しかし図1の構
成においては、電源がダウンすると、電源検出回路18
によって判定用レジスタ31がセットされることによ
り、その内容が例えば‘L’から‘H’に変化すること
で終了する。さらに、書き込もうとするアドレスが常に
専用EEPROMセル30に書き込まれている。このよ
うにして書き込みは途中で終わるが、マイコン等のコン
トローラ側では上記判定用レジスタ31及び専用EEP
ROMセル30の内容を常に読み出すようにソフトウェ
アを組んでおけば、EEPROMが突発的なノイズ等に
よる電源ダウンで書き込み中止になったか否かの判定が
容易に行なえ、再度書き込みを行なうことで電源ダウン
に対処することができる。また、この動作は書き込みだ
けでなく読み出しの時も同じであって、読み出しが終了
する度に判定用レジスタ31の内容及び専用EEPRO
Mセル30の内容を読み出すことによってコントローラ
側が判定する。
【0010】
【発明の効果】以上のように本発明によれば、EEPR
OMの書き込み時もしくは読み出し時に電源がダウンし
ても、その判定用レジスタを設け、しかもアドレスを常
に専用EEPROMセルに保持してあるので、このレジ
スタの内容及びセルの内容によって再度の書き込みや読
み出しをコントローラ側が容易に行なうことができると
いう効果がある。
OMの書き込み時もしくは読み出し時に電源がダウンし
ても、その判定用レジスタを設け、しかもアドレスを常
に専用EEPROMセルに保持してあるので、このレジ
スタの内容及びセルの内容によって再度の書き込みや読
み出しをコントローラ側が容易に行なうことができると
いう効果がある。
【図1】この発明の一実施例を示すブロック構成図であ
る。
る。
【図2】図1の書き込み時におけるタイミングを示す図
である。
である。
【図3】従来例を示すブロック構成図である。
10 メモリアレイ 11 書き込み回路 12 読み出し回路 13 データレジスタ 14 アドレスデコーダ 15 制御回路 16,17 制御用外部端子 18 電源検出回路 19 アドレス入力用外部端子 20 データ入出力用外部端子 30 専用EEPROMセル(アドレスバックアップ用
記憶領域) 31 判定用レジスタ
記憶領域) 31 判定用レジスタ
Claims (1)
- 【請求項1】 電源電圧を検出する電源検出回路を備
え、電源電圧が所定値以下に降下した時は書き込み及び
読み出しを中止するようにした電気的に書き換え可能な
不揮発性半導体記憶装置において、電源電圧が所定値以
下に降下した時に上記電源検出回路の検出出力によって
セットされる判定用レジスタと、書き込み及び読み出し
を行なうアドレスを記憶するアドレスバックアップ用記
憶領域とを備えたことを特徴とする不揮発性半導体記憶
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31196591A JPH05128016A (ja) | 1991-10-30 | 1991-10-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31196591A JPH05128016A (ja) | 1991-10-30 | 1991-10-30 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05128016A true JPH05128016A (ja) | 1993-05-25 |
Family
ID=18023571
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31196591A Pending JPH05128016A (ja) | 1991-10-30 | 1991-10-30 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05128016A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007206775A (ja) * | 2006-01-31 | 2007-08-16 | Tdk Corp | メモリコントローラおよびフラッシュメモリシステム |
JP2011209823A (ja) * | 2010-03-29 | 2011-10-20 | Panasonic Corp | 不揮発性記憶装置および不揮発性メモリ |
WO2012120591A1 (ja) * | 2011-03-04 | 2012-09-13 | ルネサスエレクトロニクス株式会社 | 電源瞬停による不揮発性メモリの誤動作を防止する半導体装置 |
-
1991
- 1991-10-30 JP JP31196591A patent/JPH05128016A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007206775A (ja) * | 2006-01-31 | 2007-08-16 | Tdk Corp | メモリコントローラおよびフラッシュメモリシステム |
JP4544167B2 (ja) * | 2006-01-31 | 2010-09-15 | Tdk株式会社 | メモリコントローラおよびフラッシュメモリシステム |
JP2011209823A (ja) * | 2010-03-29 | 2011-10-20 | Panasonic Corp | 不揮発性記憶装置および不揮発性メモリ |
WO2012120591A1 (ja) * | 2011-03-04 | 2012-09-13 | ルネサスエレクトロニクス株式会社 | 電源瞬停による不揮発性メモリの誤動作を防止する半導体装置 |
CN103403808A (zh) * | 2011-03-04 | 2013-11-20 | 瑞萨电子株式会社 | 防止电源骤停造成的非易失性存储器的误动作的半导体器件 |
JP5674919B2 (ja) * | 2011-03-04 | 2015-02-25 | ルネサスエレクトロニクス株式会社 | 電源瞬停による不揮発性メモリの誤動作を防止する半導体装置 |
US9436598B2 (en) | 2011-03-04 | 2016-09-06 | Renesas Electronics Corporation | Semiconductor device with nonvolatile memory prevented from malfunctioning caused by momentary power interruption |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4811294A (en) | Data integrity verifying circuit for electrically erasable and programmable read only memory (EEPROM) | |
US5432748A (en) | Solid state peripheral storage device | |
US4803656A (en) | Semiconductor memory device having redundancy circuit portion | |
JP2821278B2 (ja) | 半導体集積回路 | |
US5157634A (en) | Dram having extended refresh time | |
KR100646919B1 (ko) | 반도체 메모리 장치 및 반도체 메모리 장치 초기화 방법 | |
KR20180106982A (ko) | 스토리지 디바이스 및 스토리지 방법 | |
JP2002015584A (ja) | 不揮発性メモリのリードプロテクト回路 | |
JPH05128016A (ja) | 不揮発性半導体記憶装置 | |
US6535442B2 (en) | Semiconductor memory capable of debugging an incorrect write to or an incorrect erase from the same | |
JP2008107897A (ja) | 半導体記憶装置 | |
JPH0822422A (ja) | メモリ装置 | |
JP2005050442A (ja) | 冗長メモリ回路 | |
JPH103434A (ja) | 半導体ディスク装置及びその書き込み方式 | |
JP3898390B2 (ja) | 半導体記憶装置 | |
US6751130B2 (en) | Integrated memory device, method of operating an integrated memory, and memory system having a plurality of integrated memories | |
JP3092806B2 (ja) | ダイナミック型ランダムアクセスメモリ | |
JPS5870500A (ja) | 半導体記憶回路 | |
JPH0765586A (ja) | Eepromアクセス方式 | |
JP3135770B2 (ja) | 不揮発性半導体メモリおよびその不揮発性半導体メモリを使用した記憶装置 | |
JP2020187804A (ja) | 半導体記憶装置のデータ読み出し方法および半導体記憶装置 | |
US6535454B2 (en) | Circuit configuration for an integrated semiconductor memory with column access | |
JPS61141057A (ja) | メモリのバツクアツプ・チエツク装置 | |
JPH0731920B2 (ja) | プログラマブル素子の測定法 | |
JP2000100193A (ja) | 不揮発性メモリ及びその冗長データの書き込み方法 |