JPH067584B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH067584B2 JPH067584B2 JP59067998A JP6799884A JPH067584B2 JP H067584 B2 JPH067584 B2 JP H067584B2 JP 59067998 A JP59067998 A JP 59067998A JP 6799884 A JP6799884 A JP 6799884A JP H067584 B2 JPH067584 B2 JP H067584B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【発明の詳細な説明】 (技術分野) 本発明は半導体メモリに関する。
(従来技術) 半導体メモリの記憶容量は、年々増加し、既に256K
ダイナミック・メモリの発表が行なわれている。この様
な記憶容量の増加に伴い、これまで無視されてきたアレ
イ・ノイズが大きな問題として浮び上がって来た。
ダイナミック・メモリの発表が行なわれている。この様
な記憶容量の増加に伴い、これまで無視されてきたアレ
イ・ノイズが大きな問題として浮び上がって来た。
1トランジスタ型ダイナミックメモリではメモリセル容
量とビット線との容量分割によって生じる微小信号をセ
ンスアンプによって増幅しているが、記憶容量を増加さ
せるために、メモリセル容量は減少し、逆にビット線容
量は増加せざるを得ない。このため、前記容量分割によ
って得られる信号は、益々小さくなって来ている。更
に、記憶容量の増大によってアレイ・ノイズも増大する
ため、実質的な信号は非常に小さくなり、増幅が困難と
なって来た。
量とビット線との容量分割によって生じる微小信号をセ
ンスアンプによって増幅しているが、記憶容量を増加さ
せるために、メモリセル容量は減少し、逆にビット線容
量は増加せざるを得ない。このため、前記容量分割によ
って得られる信号は、益々小さくなって来ている。更
に、記憶容量の増大によってアレイ・ノイズも増大する
ため、実質的な信号は非常に小さくなり、増幅が困難と
なって来た。
まず、1トランジスタ型ダイナミックメモリのアレイ構
造について説明する。ここではNチャネルMOSトラン
ジスタによる256リフレッシュサイクルの256Kメ
モリについて述べるが、PチャネルMOSトランジスタ
あるいはCMOSトランジスタを用いても、又、メモリ
容量が異なる場合にも同様の考え方が適用出来る。
造について説明する。ここではNチャネルMOSトラン
ジスタによる256リフレッシュサイクルの256Kメ
モリについて述べるが、PチャネルMOSトランジスタ
あるいはCMOSトランジスタを用いても、又、メモリ
容量が異なる場合にも同様の考え方が適用出来る。
第1図は従来の1トランジスタ型ダイナミックメモリの
一例のブロックである。デコーダ11及び12によって
駆動されるワード線は256本あり、センスアンプブロ
ック13には512台のセンスアンプがあり、それぞれ
に512組のビット線が接続されている。またワード線
とビット線との交差部分にメモリセルが配置され、第1
のセルアレイブロック1が構成されている。セルアレイ
ブロック2も1と全く同様に構成され、両者によって2
56Kのメモリセルを有するセルアレイが構成されてい
る。
一例のブロックである。デコーダ11及び12によって
駆動されるワード線は256本あり、センスアンプブロ
ック13には512台のセンスアンプがあり、それぞれ
に512組のビット線が接続されている。またワード線
とビット線との交差部分にメモリセルが配置され、第1
のセルアレイブロック1が構成されている。セルアレイ
ブロック2も1と全く同様に構成され、両者によって2
56Kのメモリセルを有するセルアレイが構成されてい
る。
第2図は第1図に示すメモリのセンスアンプ及びメモリ
セル部の等価回路図である。同図によってセンスアンプ
動作について説明する。
セル部の等価回路図である。同図によってセンスアンプ
動作について説明する。
センスアンプは交差結合されたトランジスタQ1,Q2
のフリップフロップより成り、その共通接点はセンスア
ンプ活性化信号によって駆動されるトランジスタQ3に
よって接地されている。また、トランジスタQ1,Q2
のそれぞれのゲートにはビット線21,22が接続され
ている。ここで、トランジスタQ4及び容量C4よりな
るメモリセルに“0”の情報が蓄積されている場合の動
作を説明する。
のフリップフロップより成り、その共通接点はセンスア
ンプ活性化信号によって駆動されるトランジスタQ3に
よって接地されている。また、トランジスタQ1,Q2
のそれぞれのゲートにはビット線21,22が接続され
ている。ここで、トランジスタQ4及び容量C4よりな
るメモリセルに“0”の情報が蓄積されている場合の動
作を説明する。
ビット線21,22及びセンスアンプの各接点は予め第
一の電源レベルにプリチャージされている。この状態で
ワード線23が上昇し、メモリセルが選択されると、ビ
ット線の電荷は容量C4に流込み、ビット線の電位は低
下する。この時同時に、ダミーワード線24も上昇し、
トランジスタQ5,Q6と容量C5より成るダミーセル
も選択される。ダミーセルの容量C5は予めリセットト
ランジスタQ6によって電荷を抜かれ、常に“0”状態
にあるため、ビット線2の電位も同様に低下する。しか
しながら、容量C4とC5の容量比は2:1に設定され
ているため、ビット線の電位低下には差があり、これが
増幅すべきビット線間の差信号となる。逆に、容量C4
に“1”の情報が蓄積されている場合には、メモリセル
が選択されても、ビット線21の電位は低下せず、ダミ
ーセル側ビット線22の電位のみが低下し、前述とは逆
の差信号がビット線間に生じる。
一の電源レベルにプリチャージされている。この状態で
ワード線23が上昇し、メモリセルが選択されると、ビ
ット線の電荷は容量C4に流込み、ビット線の電位は低
下する。この時同時に、ダミーワード線24も上昇し、
トランジスタQ5,Q6と容量C5より成るダミーセル
も選択される。ダミーセルの容量C5は予めリセットト
ランジスタQ6によって電荷を抜かれ、常に“0”状態
にあるため、ビット線2の電位も同様に低下する。しか
しながら、容量C4とC5の容量比は2:1に設定され
ているため、ビット線の電位低下には差があり、これが
増幅すべきビット線間の差信号となる。逆に、容量C4
に“1”の情報が蓄積されている場合には、メモリセル
が選択されても、ビット線21の電位は低下せず、ダミ
ーセル側ビット線22の電位のみが低下し、前述とは逆
の差信号がビット線間に生じる。
以上の段階では、まだセンス・アンプは増幅動作を開始
しておらず、ビット線間に十分差信号が現われた時点
で、トランジスタQ3をオン状態にして増幅を開始す
る。トランジスタQ1,Q2,Q3の共通接点25は予
め第一の電源レベルにプリチャージされているため、ト
ランジスタQ3がオンすると節点25の電位は徐々に低
下し始め、トランジスタQ1あるいはQ2のゲート電位
との間にトランジスタのしきい値電圧以上の電位差が生
じると、トランジスタQ1あるいはQ2の一方だけが、
オン状態となり、ドレインに接続されたビット線の電荷
を抜き始める。例えば、ビット線21の電位の方が22
よりも高い場合には、トランジスタQ2のみがオンし、
ビット線22の電位だけが低下して行き、最終的には接
地電位に達して、増幅を完了する。この間トランジスタ
Q1はそのゲートに接続されたビット22の電位が、増
幅の進行に伴い低下して行くため、オン状態になること
はなく、ビット線21は増幅開始前の電位を保ってい
る。即ち、1トランジスタ型ダイナミックメモリのセン
ス動作は、一対となったビット線間の差信号を増幅する
もので、増幅は予め第1の電源レベルにプリチャージさ
れていたビット線の一方を接地電位に放電する方向で行
なわれている。
しておらず、ビット線間に十分差信号が現われた時点
で、トランジスタQ3をオン状態にして増幅を開始す
る。トランジスタQ1,Q2,Q3の共通接点25は予
め第一の電源レベルにプリチャージされているため、ト
ランジスタQ3がオンすると節点25の電位は徐々に低
下し始め、トランジスタQ1あるいはQ2のゲート電位
との間にトランジスタのしきい値電圧以上の電位差が生
じると、トランジスタQ1あるいはQ2の一方だけが、
オン状態となり、ドレインに接続されたビット線の電荷
を抜き始める。例えば、ビット線21の電位の方が22
よりも高い場合には、トランジスタQ2のみがオンし、
ビット線22の電位だけが低下して行き、最終的には接
地電位に達して、増幅を完了する。この間トランジスタ
Q1はそのゲートに接続されたビット22の電位が、増
幅の進行に伴い低下して行くため、オン状態になること
はなく、ビット線21は増幅開始前の電位を保ってい
る。即ち、1トランジスタ型ダイナミックメモリのセン
ス動作は、一対となったビット線間の差信号を増幅する
もので、増幅は予め第1の電源レベルにプリチャージさ
れていたビット線の一方を接地電位に放電する方向で行
なわれている。
第3図は従来の1トランジスタ型メモリセルの一例の断
面図、第4図は第3図に示すメモリセルの等価回路図、
第5図は第3図に示すメモリセルの各部の容量結合を説
明する回路図である。
面図、第4図は第3図に示すメモリセルの等価回路図、
第5図は第3図に示すメモリセルの各部の容量結合を説
明する回路図である。
半導体基板31に反対導電型の拡散層32、フィールド
酸化膜33、ゲート酸化膜34、第1の多結晶シリコン
層35、層間絶縁膜37、第2の多結晶シリコン層3
6、層間絶縁膜38、アルミニウムのワード線39を形
成する。
酸化膜33、ゲート酸化膜34、第1の多結晶シリコン
層35、層間絶縁膜37、第2の多結晶シリコン層3
6、層間絶縁膜38、アルミニウムのワード線39を形
成する。
トランジスタQ1は拡散層32をドレイン、第1の多結
晶シリコン層35によって形成される反転層40をソー
ス、第2の多結晶シリコン層36をゲートとして構成さ
れる。拡散層32は、またビット線を兼ねている。蓄積
容量C1は、第1の多結晶シリコン層35とその反転層
40とを電極とし、ゲート酸化膜34を誘電体として構
成される。
晶シリコン層35によって形成される反転層40をソー
ス、第2の多結晶シリコン層36をゲートとして構成さ
れる。拡散層32は、またビット線を兼ねている。蓄積
容量C1は、第1の多結晶シリコン層35とその反転層
40とを電極とし、ゲート酸化膜34を誘電体として構
成される。
第3図から明らかな様に、各配線層は層間絶縁膜を挾ん
で互いに重なり合っており、第5図に示す通り、ワード
線、ビット線、第1の多結晶シリコン,基板間にそれぞ
れ容量結合がある。このため、どの配線層が電位変動を
起してもその影響は容量結合を通して、他の配線層に及
び、これがアレイ・ノイズの原因となっている。
で互いに重なり合っており、第5図に示す通り、ワード
線、ビット線、第1の多結晶シリコン,基板間にそれぞ
れ容量結合がある。このため、どの配線層が電位変動を
起してもその影響は容量結合を通して、他の配線層に及
び、これがアレイ・ノイズの原因となっている。
つまり、あるメモリセルが選択され、センスアンプによ
って増幅が行なわれると、前述の如く、一方のビット線
は接地電位に向って、大きな電位変動を起し、その変動
は各結合容量を通じて他のビット線に及んでしまう。こ
の時、他のビット線上のセンスアンプが、前記とは逆の
信号を増幅しようとしていれば、電位変動はこのセンス
アンプにとってノイズとなるわけで、これがアレイ・ノ
イズである。第1図に示した256Kメモリを例にとる
と、第一のセルアレイには512台のセンスアンプと5
12組のビット線がある。この内一台のセンスアンプだ
けが“0”を増幅しようとし、他の511台のセンスア
ンプがすべて“1”を増幅しようしているとすると、こ
の511台のセンスアンプ動作によって生じるノイズが
1台のセンスアンプに及ぼす影響は非常に大きく、その
判定を誤まらせてしまうことがある。
って増幅が行なわれると、前述の如く、一方のビット線
は接地電位に向って、大きな電位変動を起し、その変動
は各結合容量を通じて他のビット線に及んでしまう。こ
の時、他のビット線上のセンスアンプが、前記とは逆の
信号を増幅しようとしていれば、電位変動はこのセンス
アンプにとってノイズとなるわけで、これがアレイ・ノ
イズである。第1図に示した256Kメモリを例にとる
と、第一のセルアレイには512台のセンスアンプと5
12組のビット線がある。この内一台のセンスアンプだ
けが“0”を増幅しようとし、他の511台のセンスア
ンプがすべて“1”を増幅しようしているとすると、こ
の511台のセンスアンプ動作によって生じるノイズが
1台のセンスアンプに及ぼす影響は非常に大きく、その
判定を誤まらせてしまうことがある。
第3図では、アルミ・ワード,拡散ビット線構造のメモ
リ・セルを例にあげたが、セル構造は、この他にもアル
ミ・ワード、ポリシリコン・ビット線或いはポリシリコ
ン・ワード、アルミ・ビット線更には、二層アルミニウ
ム配線を用いたアルミ・ワード、アルミ・ビット線構造
等非常に多くの種類がある。これらセル構造の差によっ
て各配線間の結合容量は異なってくるが、アレイ・ノイ
ズ伝達の原理は全く同様に考えることができる。
リ・セルを例にあげたが、セル構造は、この他にもアル
ミ・ワード、ポリシリコン・ビット線或いはポリシリコ
ン・ワード、アルミ・ビット線更には、二層アルミニウ
ム配線を用いたアルミ・ワード、アルミ・ビット線構造
等非常に多くの種類がある。これらセル構造の差によっ
て各配線間の結合容量は異なってくるが、アレイ・ノイ
ズ伝達の原理は全く同様に考えることができる。
ノイズ源は前述の如く、センスアンプの増幅動そのもの
にあるので、これをなくすことはできない。従って、ノ
イズの伝達を如何にして防ぐかということが問題とな
る。ノイズの伝達を防ぐ一つの方法として容量結合を小
さくすることがあるが、各配線は互いに重なり合ってい
るため、容量の減少には限界があり、大きな効果は得ら
れていない。
にあるので、これをなくすことはできない。従って、ノ
イズの伝達を如何にして防ぐかということが問題とな
る。ノイズの伝達を防ぐ一つの方法として容量結合を小
さくすることがあるが、各配線は互いに重なり合ってい
るため、容量の減少には限界があり、大きな効果は得ら
れていない。
このように、半導体メモリは、ノイズが問題となってい
るが、有効な対策が未だ確立されず、誤動作を起しやす
いという欠点があった。
るが、有効な対策が未だ確立されず、誤動作を起しやす
いという欠点があった。
(発明の目的) 本発明の目的は、上記欠点を除去し、配線を低インピー
ダンスで電源に接続して電位変動を吸収し、ノイズの伝
達を低減することによりセンスアンプによる微小信号増
幅を容易に行うことができ、従って誤動作を防ぎ、信頼
性を向上させた半導体メモリを提供することにある。
ダンスで電源に接続して電位変動を吸収し、ノイズの伝
達を低減することによりセンスアンプによる微小信号増
幅を容易に行うことができ、従って誤動作を防ぎ、信頼
性を向上させた半導体メモリを提供することにある。
(発明の構成) 本発明の第1の発明の半導体メモリは、トランジスタと
容量とで構成される1トランジスタ型メモリセルを有す
る半導体メモリにおいて、前記容量の一方の電極及びこ
れに接続する配線層を高融点で低抵抗の金属もしくは該
金属とシリコンとの珪化物で形成したことを特徴とす
る。
容量とで構成される1トランジスタ型メモリセルを有す
る半導体メモリにおいて、前記容量の一方の電極及びこ
れに接続する配線層を高融点で低抵抗の金属もしくは該
金属とシリコンとの珪化物で形成したことを特徴とす
る。
本発明の第2の発明の半導体メモリは、トランジスタと
容量とで構成される1トランジスタ型メモリセルを有す
る半導体メモリにおいて、前記容量の一方の電極に接続
する配線層の上に複数本の金属配線を設け、前記容量の
一方の電極に接続する配線に接続したことを特徴とす
る。
容量とで構成される1トランジスタ型メモリセルを有す
る半導体メモリにおいて、前記容量の一方の電極に接続
する配線層の上に複数本の金属配線を設け、前記容量の
一方の電極に接続する配線に接続したことを特徴とす
る。
(実施例) 次に、本発明の実施例について図面を用いて説明する。
まず、第1の発明について説明する。
本第1の発明は、容量の一方の電極及びこれに接続する
配線層をMo,W,Ta,Nb,Ti等の高融点金属あ
るいはこれらの高融点金属とシリコンとの珪化物で形成
するのである。第3図を用いて説明すると、第1の多結
晶シリコン層35の代りに高融点金属あるいは高融点金
属の珪化物を用いるのである。
配線層をMo,W,Ta,Nb,Ti等の高融点金属あ
るいはこれらの高融点金属とシリコンとの珪化物で形成
するのである。第3図を用いて説明すると、第1の多結
晶シリコン層35の代りに高融点金属あるいは高融点金
属の珪化物を用いるのである。
通常、多結晶シリコンの層抵抗は100Ω/□程度であ
り、アルミニウムの0.02Ω/□と比較すると非常に
高抵抗である。低抵抗材料としてはアルミニウムが最も
一般的であるが、半導体メモリの製造工程には、メモリ
セルの対極形成後にも酸化工程等の高温熱処理があり、
これらは通常アルミニウムの融点以上の高温で行なわれ
る。従って、アルミニウムを対極材料として用いること
は困難であり、W,Mo,Ta,Nb,Ti等の高融点
金属を用いなければならない。また、同様な考え方か
ら、多結晶シリコンと上記高融点金属との珪化物も有効
である。これら材料の層抵抗はアルミニウムよりは高い
が多結晶シリコンよりは一桁以上低く、Moで0.2Ω
/□,Moシリサイドで1Ω/□程度となる。
り、アルミニウムの0.02Ω/□と比較すると非常に
高抵抗である。低抵抗材料としてはアルミニウムが最も
一般的であるが、半導体メモリの製造工程には、メモリ
セルの対極形成後にも酸化工程等の高温熱処理があり、
これらは通常アルミニウムの融点以上の高温で行なわれ
る。従って、アルミニウムを対極材料として用いること
は困難であり、W,Mo,Ta,Nb,Ti等の高融点
金属を用いなければならない。また、同様な考え方か
ら、多結晶シリコンと上記高融点金属との珪化物も有効
である。これら材料の層抵抗はアルミニウムよりは高い
が多結晶シリコンよりは一桁以上低く、Moで0.2Ω
/□,Moシリサイドで1Ω/□程度となる。
第7図は1トランジスタ型メモリセルの容量の一方の電
極及び配線層の層抵抗とアレイ・ノイズ量との関係を示
す相関図である。
極及び配線層の層抵抗とアレイ・ノイズ量との関係を示
す相関図である。
この相関図は計算機シミュレーションにより求めたもの
であるが、層抵抗の低下によるノイズ減少が示されてお
り、低抵抗材料使用の効果が示されている。
であるが、層抵抗の低下によるノイズ減少が示されてお
り、低抵抗材料使用の効果が示されている。
以上述べた様に、メモリセルの容量の一方の電極及び配
線を形成する材料として、W,Mo,Ti等の高融点金
属あるいは高融点金属の珪化物等の低抵抗材料を用いる
ことで、アレイ・ノイズを減少させ、センスアンプによ
る微小信号増幅を容易に行なうことが出来る。
線を形成する材料として、W,Mo,Ti等の高融点金
属あるいは高融点金属の珪化物等の低抵抗材料を用いる
ことで、アレイ・ノイズを減少させ、センスアンプによ
る微小信号増幅を容易に行なうことが出来る。
次に、第2の発明について説明する。
第6図は本第2の発明の一実施例の平面図である。
第6図において、番号40′は第3図に示す反転層40
に対応し、容量の一方の電極を形成する。容量の他方の
電極とこれに接続する配線層(第3図の第1の多結晶シ
リコン層35に相当する)は、開口部71を除く全面に
拡がっており、多結晶シリコン層もしくは第1の発明に
よる低抵抗の高融点金属またはその金属の珪化物で作ら
れている。開口部71にはフィールド酸化膜33′の一
部が露出していることを示してあるが、フィールド酸化
膜33′は隣のメモリセルまでの間を埋めて絶縁分離し
ている。開口部71内に番号72で示す矩形内にドレイ
ン領域、ゲートが形成される。
に対応し、容量の一方の電極を形成する。容量の他方の
電極とこれに接続する配線層(第3図の第1の多結晶シ
リコン層35に相当する)は、開口部71を除く全面に
拡がっており、多結晶シリコン層もしくは第1の発明に
よる低抵抗の高融点金属またはその金属の珪化物で作ら
れている。開口部71にはフィールド酸化膜33′の一
部が露出していることを示してあるが、フィールド酸化
膜33′は隣のメモリセルまでの間を埋めて絶縁分離し
ている。開口部71内に番号72で示す矩形内にドレイ
ン領域、ゲートが形成される。
この実施例では、上記メモリセルのアレイ上に絶縁膜を
設けて絶縁し、アルミニウム等の金属配線73を設け
る。金属配線73はコンタクト窓74を介して前記他方
の電極とこれに接続する配線層(多結晶シリコンまたは
低抵抗の高融点金属または高融点金属の珪化物)と接続
する。
設けて絶縁し、アルミニウム等の金属配線73を設け
る。金属配線73はコンタクト窓74を介して前記他方
の電極とこれに接続する配線層(多結晶シリコンまたは
低抵抗の高融点金属または高融点金属の珪化物)と接続
する。
上記金属配線73がアルミニウムである場合、アルミニ
ウムで作られるワード線(第3図のワード線39に相
当)と同じ層となるので、金属配線73を通すために
は、第6図に示すようにセル・アレイの間隔を広げなけ
ればならない。そのため配線本数には限界がある。この
限界をなくすために、金属配線73も高融点金属または
この金属の珪化物で形成し、層間絶縁膜で被覆し、その
上にワード線を配線するようにする。このように金属配
線73の層とワード線の層とを異なる層にすれば、金属
配線はセルアレイ間のみを通すという制限を受けること
がなくなり、配線本数を増加し、よって配線抵抗を減ら
すことができる。
ウムで作られるワード線(第3図のワード線39に相
当)と同じ層となるので、金属配線73を通すために
は、第6図に示すようにセル・アレイの間隔を広げなけ
ればならない。そのため配線本数には限界がある。この
限界をなくすために、金属配線73も高融点金属または
この金属の珪化物で形成し、層間絶縁膜で被覆し、その
上にワード線を配線するようにする。このように金属配
線73の層とワード線の層とを異なる層にすれば、金属
配線はセルアレイ間のみを通すという制限を受けること
がなくなり、配線本数を増加し、よって配線抵抗を減ら
すことができる。
第8図は第6図に示す実施例の配線の本数とアレイ・ノ
イズ量との関係を示す相関図である。
イズ量との関係を示す相関図である。
第8図は電子計算機シミュレーションによって求めたも
のであるが、金属配線の本数増加によりアレイ・ノイズ
が減少することが示される。金属配線の本数を増加させ
ることは配線抵抗を減少させることであり、このことは
第7図に示した層抵抗の減少によりアレイ・ノイズが減
ることと同等であることを示す。
のであるが、金属配線の本数増加によりアレイ・ノイズ
が減少することが示される。金属配線の本数を増加させ
ることは配線抵抗を減少させることであり、このことは
第7図に示した層抵抗の減少によりアレイ・ノイズが減
ることと同等であることを示す。
(発明の効果) 以上詳細に説明したように、本発明によれば、配線のイ
ンピーダンスを低減し、ノイズの伝達を低減してセンス
アンプによる微小信号増幅を容易にし、誤動作を防ぎ、
信頼性を向上させた半導体メモリを得ることができる。
ンピーダンスを低減し、ノイズの伝達を低減してセンス
アンプによる微小信号増幅を容易にし、誤動作を防ぎ、
信頼性を向上させた半導体メモリを得ることができる。
第1図は従来の1トランジスタ型ダイナミックメモリの
一例のブロック図、第2図は第1図に示すメモリのセン
スアンプ及びメモリセル部の等価回路図、第3図は従来
の1トランジスタ型メモリセルの一例の断面図、第4図
は第3図に示すメモリセルの等価回路図、第5図は第3
図に示すメモリセルの各部の容量結合を説明する回路
図、第6図は本第2の発明の一実施例の平面図、第7図
は1トランジスタ型メモリセルアレイの容量の一方の電
極及び配線層の層抵抗とアレイ・ノイズ量との関係を示
す相関図、第8図は第6図に示す実施例の配線の本数と
アレイ・ノイズ量との関係を示す相関図である。 1,2……セルアレイブロック、11,12……デコー
ダブロック、13……センスアンプブロック、21,2
2……ビット線、23……ワード線、31……半導体基
板、32……拡散層(ドレイン兼ビット線)、33,3
3′……フィールド酸化膜、34……ゲート酸化膜、3
5……第1の多結晶シリコン層、36……第2の多結晶
シリコン層、37,38……層間絶縁膜、39……ワー
ド線、40,40′……反転層、71……開口、73…
…金属配線、74……コンタクト窓。
一例のブロック図、第2図は第1図に示すメモリのセン
スアンプ及びメモリセル部の等価回路図、第3図は従来
の1トランジスタ型メモリセルの一例の断面図、第4図
は第3図に示すメモリセルの等価回路図、第5図は第3
図に示すメモリセルの各部の容量結合を説明する回路
図、第6図は本第2の発明の一実施例の平面図、第7図
は1トランジスタ型メモリセルアレイの容量の一方の電
極及び配線層の層抵抗とアレイ・ノイズ量との関係を示
す相関図、第8図は第6図に示す実施例の配線の本数と
アレイ・ノイズ量との関係を示す相関図である。 1,2……セルアレイブロック、11,12……デコー
ダブロック、13……センスアンプブロック、21,2
2……ビット線、23……ワード線、31……半導体基
板、32……拡散層(ドレイン兼ビット線)、33,3
3′……フィールド酸化膜、34……ゲート酸化膜、3
5……第1の多結晶シリコン層、36……第2の多結晶
シリコン層、37,38……層間絶縁膜、39……ワー
ド線、40,40′……反転層、71……開口、73…
…金属配線、74……コンタクト窓。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 8728−4M H01L 27/10 325 U
Claims (2)
- 【請求項1】トランジスタと容量とで構成される1トラ
ンジスタ型メモリセルを複数個アレイ状に配置してなる
半導体メモリにおいて、複数の前記メモリセルの前記容
量の一方の電極を相互に接続してなる配線層の上に前記
配線層より低抵抗の複数本の別配線層を設けて前記配線
層に接続したことを特徴とする半導体メモリ。 - 【請求項2】トランジスタと容量とで構成される1トラ
ンジスタ型メモリセルを複数個アレイ状に配置してなる
半導体メモリにおいて、複数の前記メモリセルの前記容
量の一方の電極を相互に接続してなる配線層の上に高融
点金属または高融点金属珪化物からなり前記配線層より
低抵抗の複数本の別配線層を設けて前記配線層に接続
し、前記別配線層上にワード線を設けたことを特徴とす
る半導体メモリ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59067998A JPH067584B2 (ja) | 1984-04-05 | 1984-04-05 | 半導体メモリ |
EP85104153A EP0157428A3 (en) | 1984-04-05 | 1985-04-04 | Semiconductor memory device with low-noise structure |
US06/928,584 US4771322A (en) | 1984-04-05 | 1986-11-10 | Semiconductor memory device with low-noise structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59067998A JPH067584B2 (ja) | 1984-04-05 | 1984-04-05 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60211871A JPS60211871A (ja) | 1985-10-24 |
JPH067584B2 true JPH067584B2 (ja) | 1994-01-26 |
Family
ID=13361132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59067998A Expired - Lifetime JPH067584B2 (ja) | 1984-04-05 | 1984-04-05 | 半導体メモリ |
Country Status (3)
Country | Link |
---|---|
US (1) | US4771322A (ja) |
EP (1) | EP0157428A3 (ja) |
JP (1) | JPH067584B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4638400A (en) * | 1985-10-24 | 1987-01-20 | General Electric Company | Refractory metal capacitor structures, particularly for analog integrated circuit devices |
US5079670A (en) * | 1988-05-03 | 1992-01-07 | Texas Instruments Incorporated | Metal plate capacitor and method for making the same |
DE69017802T2 (de) * | 1989-08-30 | 1995-09-07 | Nippon Electric Co | Dünnfilmkondensator und dessen Herstellungsverfahren. |
KR100266046B1 (ko) * | 1990-09-28 | 2000-09-15 | 야스카와 히데아키 | 반도체장치 |
JPH04144282A (ja) * | 1990-10-05 | 1992-05-18 | Seiko Epson Corp | 半導体装置 |
JP2918835B2 (ja) * | 1996-02-14 | 1999-07-12 | 株式会社日立製作所 | 半導体装置の製造方法 |
US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
JP2001118999A (ja) | 1999-10-15 | 2001-04-27 | Hitachi Ltd | ダイナミック型ramと半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3771147A (en) * | 1972-12-04 | 1973-11-06 | Bell Telephone Labor Inc | Igfet memory system |
US4128670A (en) * | 1977-11-11 | 1978-12-05 | International Business Machines Corporation | Fabrication method for integrated circuits with polysilicon lines having low sheet resistance |
JPS54110068U (ja) * | 1978-01-20 | 1979-08-02 | ||
US4329706A (en) * | 1979-03-01 | 1982-05-11 | International Business Machines Corporation | Doped polysilicon silicide semiconductor integrated circuit interconnections |
US4364166A (en) * | 1979-03-01 | 1982-12-21 | International Business Machines Corporation | Semiconductor integrated circuit interconnections |
JPS6044823B2 (ja) * | 1980-11-05 | 1985-10-05 | 富士通株式会社 | 半導体装置の製造方法 |
JPS5780739A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
US4488166A (en) * | 1980-12-09 | 1984-12-11 | Fairchild Camera & Instrument Corp. | Multilayer metal silicide interconnections for integrated circuits |
JPS57167676A (en) * | 1981-03-20 | 1982-10-15 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
-
1984
- 1984-04-05 JP JP59067998A patent/JPH067584B2/ja not_active Expired - Lifetime
-
1985
- 1985-04-04 EP EP85104153A patent/EP0157428A3/en not_active Withdrawn
-
1986
- 1986-11-10 US US06/928,584 patent/US4771322A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4771322A (en) | 1988-09-13 |
EP0157428A3 (en) | 1987-05-20 |
EP0157428A2 (en) | 1985-10-09 |
JPS60211871A (ja) | 1985-10-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |