JP2509518B2 - チタニウムシリサイドコンタクト製造方法 - Google Patents
チタニウムシリサイドコンタクト製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は、高濃度ソース及びドレ
イン領域にコンタクトする金属との間のコンタクト抵
抗、及び遅延特性を高めるために実施されるチタニウム
シリサイド(titanium silicide) コンタクト製造方法に
関する。
イン領域にコンタクトする金属との間のコンタクト抵
抗、及び遅延特性を高めるために実施されるチタニウム
シリサイド(titanium silicide) コンタクト製造方法に
関する。
【０００２】
【従来の技術】一般的な半導体工程において、エイジク
（ＡＳＩＣ）素子については、メモリ素子の製造とは異
なり、優先的に考慮すべき事項として抵抗とキャパシタ
ンスによる遅延特性を挙げることができる。そして、こ
の遅延特性に影響を及ぼす主要素は、トランジスタのチ
ャンネル抵抗、即ち、飽和電流量とゲート電極のキャパ
シタンス，ソース及びドレイン領域の濃度と深さ，チャ
ンネルの長さ，チャンネルの幅，パンチスルー（punch-
through)特性，漏れ(leakage) 電流特性, 接合降伏電圧
特性等であり、優秀な素子になるためには、これら特性
間の補償関係の最適化がなされなければならない。
（ＡＳＩＣ）素子については、メモリ素子の製造とは異
なり、優先的に考慮すべき事項として抵抗とキャパシタ
ンスによる遅延特性を挙げることができる。そして、こ
の遅延特性に影響を及ぼす主要素は、トランジスタのチ
ャンネル抵抗、即ち、飽和電流量とゲート電極のキャパ
シタンス，ソース及びドレイン領域の濃度と深さ，チャ
ンネルの長さ，チャンネルの幅，パンチスルー（punch-
through)特性，漏れ(leakage) 電流特性, 接合降伏電圧
特性等であり、優秀な素子になるためには、これら特性
間の補償関係の最適化がなされなければならない。
【０００３】従来のＭＯＳＦＥＴ製造方法においては、
ソース及びドレイン領域の濃度は、有効チャンネルの長
さに影響を与え、電流量と直接的な関係があるため、素
子のパンチスルー特性を低下させない範囲内で最適化さ
れる。更に、マイクロメートル（μｍ）以下の範囲で素
子設計を計画する場合、素子の信頼度特性は、ソース及
びドレインにゲート電極が重なる長さによって、かなり
左右され、この長さはスペーサの長さのみならず、ソー
ス及びドレイン領域濃度、そして続いて行われる熱処理
工程によっても決定される。
ソース及びドレイン領域の濃度は、有効チャンネルの長
さに影響を与え、電流量と直接的な関係があるため、素
子のパンチスルー特性を低下させない範囲内で最適化さ
れる。更に、マイクロメートル（μｍ）以下の範囲で素
子設計を計画する場合、素子の信頼度特性は、ソース及
びドレインにゲート電極が重なる長さによって、かなり
左右され、この長さはスペーサの長さのみならず、ソー
ス及びドレイン領域濃度、そして続いて行われる熱処理
工程によっても決定される。
【０００４】
【発明が解決しようとする課題】しかし、前記従来のコ
ンタクト製造方法では、有効チャンネルの長さ調整によ
って電流量が増大するために、高濃度のソース及びドレ
イン領域を使用するようになってきているが、更にコン
タクト抵抗を減少させるためにＴｉＳｉ2 （チタニウム
シリサイド）コンタクトを使用するようになってきてい
る。この場合、前記ソース及びドレイン領域が高濃度で
あるため、ＴｉＳｉ2 形成部分がソース及びドレイン領
域から剥げる現象が発生する。このためコンタクト抵抗
が増加するだけではなく、素子の信頼度が低下し、所望
の素子特性を得るための技術的柔軟性に制限を受けるよ
うになる問題点があった。
ンタクト製造方法では、有効チャンネルの長さ調整によ
って電流量が増大するために、高濃度のソース及びドレ
イン領域を使用するようになってきているが、更にコン
タクト抵抗を減少させるためにＴｉＳｉ2 （チタニウム
シリサイド）コンタクトを使用するようになってきてい
る。この場合、前記ソース及びドレイン領域が高濃度で
あるため、ＴｉＳｉ2 形成部分がソース及びドレイン領
域から剥げる現象が発生する。このためコンタクト抵抗
が増加するだけではなく、素子の信頼度が低下し、所望
の素子特性を得るための技術的柔軟性に制限を受けるよ
うになる問題点があった。
【０００５】本発明はこのような従来の課題に鑑みてな
されたもので、ソース及びドレイン構造の高濃度化を図
るとともに、ＴｉＳｉ2 形成時の剥げ現象を防ぐための
チタニウムシリサイドコンタクト製造方法を提供するこ
とを目的とする。
されたもので、ソース及びドレイン構造の高濃度化を図
るとともに、ＴｉＳｉ2 形成時の剥げ現象を防ぐための
チタニウムシリサイドコンタクト製造方法を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】このため本発明に係るチ
タニウムシリサイドコンタクト製造方法は、高濃度ソー
ス及びドレイン領域にコンタクトする金属との間のコン
タクト抵抗特性、及び遅延特性を高めるために実施する
チタニウムシリサイドコンタクト製造方法において、Ｐ
−ウェル又はＮ−ウェルに、高濃度のソース及びドレイ
ン領域を形成した後、全面にわたって絶縁膜を蒸着し
て、前記ソース及びドレイン領域の一部を露出させるコ
ンタクトホールを形成するコンタクトホール形成工程
と、前記形成されたコンタクトホールによって露出した
高濃度活性領域である前記ソース及びドレイン領域の表
面に、低濃度化させる不純物イオンを注入するイオン注
入工程と、前記不純物イオンがイオン注入されて低濃度
化したソース及びドレイン領域の表面にチタニウム膜を
蒸着するチタニウム膜蒸着工程と、前記チタニウム膜を
熱処理して、チタニウムシリサイド部を形成し、形成さ
れたチタニウムシリサイド部上に金属コンタクトを形成
する金属コンタクト形成工程と、を含めるようにした。
タニウムシリサイドコンタクト製造方法は、高濃度ソー
ス及びドレイン領域にコンタクトする金属との間のコン
タクト抵抗特性、及び遅延特性を高めるために実施する
チタニウムシリサイドコンタクト製造方法において、Ｐ
−ウェル又はＮ−ウェルに、高濃度のソース及びドレイ
ン領域を形成した後、全面にわたって絶縁膜を蒸着し
て、前記ソース及びドレイン領域の一部を露出させるコ
ンタクトホールを形成するコンタクトホール形成工程
と、前記形成されたコンタクトホールによって露出した
高濃度活性領域である前記ソース及びドレイン領域の表
面に、低濃度化させる不純物イオンを注入するイオン注
入工程と、前記不純物イオンがイオン注入されて低濃度
化したソース及びドレイン領域の表面にチタニウム膜を
蒸着するチタニウム膜蒸着工程と、前記チタニウム膜を
熱処理して、チタニウムシリサイド部を形成し、形成さ
れたチタニウムシリサイド部上に金属コンタクトを形成
する金属コンタクト形成工程と、を含めるようにした。
【０００７】前記イオン注入工程において、Ｐ−ウェル
に形成されたソース及びドレイン領域の表面に、低濃度
化させるために注入される前記不純物イオンとしてはＢ
Ｆ2が挙げられ、Ｎ−ウェルに形成されたソース及びド
レイン領域の表面に、低濃度化させるために注入される
前記不純物イオンとしてはＡｓ75が挙げられる。前記チ
タニウム膜蒸着工程において、蒸着する前記チタニウム
膜の蒸着厚さは３００〜８００オングストロームである
ことが望ましい。
に形成されたソース及びドレイン領域の表面に、低濃度
化させるために注入される前記不純物イオンとしてはＢ
Ｆ2が挙げられ、Ｎ−ウェルに形成されたソース及びド
レイン領域の表面に、低濃度化させるために注入される
前記不純物イオンとしてはＡｓ75が挙げられる。前記チ
タニウム膜蒸着工程において、蒸着する前記チタニウム
膜の蒸着厚さは３００〜８００オングストロームである
ことが望ましい。
【０００８】前記金属コンタクト形成工程において、チ
タニウム膜を熱処理して、チタニウムシリサイド部を形
成する工程は、チタニウム膜を熱処理してチタニウムシ
リサイド部を形成した後に、チタニウム膜をエッチング
して除去し、更に熱処理する工程を含むように構成する
ことができ、形成されたチタニウムシリサイド部上に金
属コンタクトを形成する工程は、チタニウムシリサイド
部を形成してから耐エッチング物質ＴｉＮ膜を蒸着し、
その後、ＴｉＮ膜上に金属を蒸着する工程を含むように
構成することができる。
タニウム膜を熱処理して、チタニウムシリサイド部を形
成する工程は、チタニウム膜を熱処理してチタニウムシ
リサイド部を形成した後に、チタニウム膜をエッチング
して除去し、更に熱処理する工程を含むように構成する
ことができ、形成されたチタニウムシリサイド部上に金
属コンタクトを形成する工程は、チタニウムシリサイド
部を形成してから耐エッチング物質ＴｉＮ膜を蒸着し、
その後、ＴｉＮ膜上に金属を蒸着する工程を含むように
構成することができる。
【０００９】前記金属コンタクト形成工程において、前
記チタニウム膜を熱処理する時の熱処理温度は６００〜
８００℃であることが望ましく、チタニウム膜をエッチ
ングして除去した後に行う熱処理の熱処理温度は、８０
０〜９００℃であることが望ましい。前記金属コンタク
ト形成工程において、蒸着する前記耐エッチング物質Ｔ
ｉＮ膜の蒸着厚さは、５００〜９００オングストローム
であることが望ましい。
記チタニウム膜を熱処理する時の熱処理温度は６００〜
８００℃であることが望ましく、チタニウム膜をエッチ
ングして除去した後に行う熱処理の熱処理温度は、８０
０〜９００℃であることが望ましい。前記金属コンタク
ト形成工程において、蒸着する前記耐エッチング物質Ｔ
ｉＮ膜の蒸着厚さは、５００〜９００オングストローム
であることが望ましい。
【００１０】
【作用】上記の製造方法によれば、コンタクト形成のた
めのコンタクトホール開放後、活性領域表面に低濃度の
イオン注入工程が追加されるので、高濃度のソース及び
ドレイン構造が実現され、ＴｉＳｉ2 形成時の剥げ現象
を防ぐことが可能となる。
めのコンタクトホール開放後、活性領域表面に低濃度の
イオン注入工程が追加されるので、高濃度のソース及び
ドレイン構造が実現され、ＴｉＳｉ2 形成時の剥げ現象
を防ぐことが可能となる。
【００１１】前記イオン注入工程において、Ｐ−ウェル
で形成されたソース及びドレイン領域に、不純物イオン
としてＢＦ2 を注入すればＰ−ウェルのソース及びドレ
イン領域の表面は高濃度Ｎ型から低濃度Ｎ型になり、Ｎ
−ウェルに形成されたソース及びドレイン領域に、不純
物イオンとしてＡｓ75を注入すればＮ−ウェルのソース
及びドレイン領域の表面は高濃度Ｐ型から低濃度Ｐ型に
なる。
で形成されたソース及びドレイン領域に、不純物イオン
としてＢＦ2 を注入すればＰ−ウェルのソース及びドレ
イン領域の表面は高濃度Ｎ型から低濃度Ｎ型になり、Ｎ
−ウェルに形成されたソース及びドレイン領域に、不純
物イオンとしてＡｓ75を注入すればＮ−ウェルのソース
及びドレイン領域の表面は高濃度Ｐ型から低濃度Ｐ型に
なる。
【００１２】前記金属コンタクト形成工程において、チ
タニウムシリサイド部は、チタニウム膜を熱処理してチ
タニウムシリサイド部を形成した後に、チタニウム膜を
エッチングして除去し、更に熱処理することにより形成
され、金属コンタクトは、チタニウムシリサイド部を形
成した後、耐エッチング物質ＴｉＮ膜を蒸着し、ＴｉＮ
膜上に金属を蒸着することにより形成される。
タニウムシリサイド部は、チタニウム膜を熱処理してチ
タニウムシリサイド部を形成した後に、チタニウム膜を
エッチングして除去し、更に熱処理することにより形成
され、金属コンタクトは、チタニウムシリサイド部を形
成した後、耐エッチング物質ＴｉＮ膜を蒸着し、ＴｉＮ
膜上に金属を蒸着することにより形成される。
【００１３】前記チタニウム膜蒸着工程において、蒸着
する前記チタニウム膜の蒸着厚さを３００〜８００オン
グストロームにし、また前記金属コンタクト形成工程に
おいて、チタニウム膜を形成する時に実施する熱処理の
温度を６００〜８００℃にし、チタニウム膜をエッチン
グして除去した後に行う熱処理の熱処理温度を８００〜
９００℃とすれば、既に拡散している低濃度Ｎ型、低濃
度Ｐ型の層の深さが浅く維持されるので、これらの条件
にすることが望ましい。
する前記チタニウム膜の蒸着厚さを３００〜８００オン
グストロームにし、また前記金属コンタクト形成工程に
おいて、チタニウム膜を形成する時に実施する熱処理の
温度を６００〜８００℃にし、チタニウム膜をエッチン
グして除去した後に行う熱処理の熱処理温度を８００〜
９００℃とすれば、既に拡散している低濃度Ｎ型、低濃
度Ｐ型の層の深さが浅く維持されるので、これらの条件
にすることが望ましい。
【００１４】また前記金属コンタクト形成工程におい
て、前記金属コンタクト形成工程において、蒸着する前
記耐エッチング物質ＴｉＮ膜の蒸着厚さを５００〜９０
０オングストロームすれば最適となる。
て、前記金属コンタクト形成工程において、蒸着する前
記耐エッチング物質ＴｉＮ膜の蒸着厚さを５００〜９０
０オングストロームすれば最適となる。
【００１５】
【実施例】以下、本発明の一実施例を図１〜８に基づい
て詳細に説明する。図１〜８は、本発明の一実施例を示
す製造工程中のＣＭＯＳ断面図を示し、図１〜８におい
て、夫々、１はＮＭＯＳ，２はＰＭＯＳ，２はＰ−ウェ
ル，４はＮ−ウェル，５は素子分離絶縁膜，６はゲート
電極，８はＬＤＤイオン注入部，９はスペーサ，１０は
ソース及びドレイン領域，１１は酸化膜，１２はチタニ
ウム膜，１３はＴｉＮ膜，１４はアルミニウム膜，１５
は半導体基板，１６はチタニウムシリサイド部を示す。
て詳細に説明する。図１〜８は、本発明の一実施例を示
す製造工程中のＣＭＯＳ断面図を示し、図１〜８におい
て、夫々、１はＮＭＯＳ，２はＰＭＯＳ，２はＰ−ウェ
ル，４はＮ−ウェル，５は素子分離絶縁膜，６はゲート
電極，８はＬＤＤイオン注入部，９はスペーサ，１０は
ソース及びドレイン領域，１１は酸化膜，１２はチタニ
ウム膜，１３はＴｉＮ膜，１４はアルミニウム膜，１５
は半導体基板，１６はチタニウムシリサイド部を示す。
【００１６】次にこの薄膜トランジスタの製造方法につ
いて説明する。先ず、図１に示す通り、半導体基板（１
５）に、一般的なＣＭＯＳ製造工程と同様に３価不純物
注入によりＰ−ウェル（３）を、５価不純物注入により
Ｎ−ウェル（４）を形成し、ゲート酸化膜（６）及びゲ
ート電極（７）を形成した後に、ＬＤＤ（lightly dope
d drain)工程でイオン注入して、低濃度のＬＤＤイオン
注入部（８）を形成した後にスペーサ（９）を形成し、
素子特性に適合するよう高濃度のＮ+ イオンとＰ+ イオ
ンを注入して、ソース及びドレイン領域（１０）を形成
する。
いて説明する。先ず、図１に示す通り、半導体基板（１
５）に、一般的なＣＭＯＳ製造工程と同様に３価不純物
注入によりＰ−ウェル（３）を、５価不純物注入により
Ｎ−ウェル（４）を形成し、ゲート酸化膜（６）及びゲ
ート電極（７）を形成した後に、ＬＤＤ（lightly dope
d drain)工程でイオン注入して、低濃度のＬＤＤイオン
注入部（８）を形成した後にスペーサ（９）を形成し、
素子特性に適合するよう高濃度のＮ+ イオンとＰ+ イオ
ンを注入して、ソース及びドレイン領域（１０）を形成
する。
【００１７】次いで、図２に示す通り、前記ソース及び
ドレイン領域（１０）をアニーリング(annealing) し
て、イオン注入したＮ+ イオンとＰ+ イオンを拡散させ
た後に、ＴＥＯＳ(tetrathoxysilane)又はＢＰＳＧ（bo
rophosphosilicate glass)で酸化膜（１１）を蒸着し、
コンタクトマスクを用いてソース及びドレイン領域（１
０）上の一部にコンタクトホールを形成する。ここまで
がコンタクトホール形成工程に相当する。
ドレイン領域（１０）をアニーリング(annealing) し
て、イオン注入したＮ+ イオンとＰ+ イオンを拡散させ
た後に、ＴＥＯＳ(tetrathoxysilane)又はＢＰＳＧ（bo
rophosphosilicate glass)で酸化膜（１１）を蒸着し、
コンタクトマスクを用いてソース及びドレイン領域（１
０）上の一部にコンタクトホールを形成する。ここまで
がコンタクトホール形成工程に相当する。
【００１８】次いで、図３に示す通り、前記コンタクト
ホール形成により露出したＰ−ウェル（３）上のソース
及びドレイン領域（１０）の表面に、前記注入されたＮ
+ と反対型である３価不純物、即ち、ＢＦ2 イオンを適
正量注入して、前記Ｐ−ウェル（３）のソース及びドレ
イン領域（１０）の表面を高濃度から低濃度Ｎ型に形成
する。
ホール形成により露出したＰ−ウェル（３）上のソース
及びドレイン領域（１０）の表面に、前記注入されたＮ
+ と反対型である３価不純物、即ち、ＢＦ2 イオンを適
正量注入して、前記Ｐ−ウェル（３）のソース及びドレ
イン領域（１０）の表面を高濃度から低濃度Ｎ型に形成
する。
【００１９】同様に、図４に示す通り、前記Ｎ−ウェル
（４）上で、ソース及びドレイン領域（１０）の露出し
た表面に、前記注入されたＰ+ と反対型である５価不純
物、即ち、Ａｓ75イオンを適正量注入して、前記Ｐ−ウ
ェル（３）のコンタクトホールで行った工程と同じよう
にＮ−ウェル（４）のソース及びドレイン領域（１０）
表面を高濃度から低濃度Ｐ型に形成する。
（４）上で、ソース及びドレイン領域（１０）の露出し
た表面に、前記注入されたＰ+ と反対型である５価不純
物、即ち、Ａｓ75イオンを適正量注入して、前記Ｐ−ウ
ェル（３）のコンタクトホールで行った工程と同じよう
にＮ−ウェル（４）のソース及びドレイン領域（１０）
表面を高濃度から低濃度Ｐ型に形成する。
【００２０】ところで、このとき、前記ソース及びドレ
イン領域（１０）の表面を低濃度にするために注入され
る不純物、即ち、前記ＢＦ2 とＡｓ75イオンの濃度及び
注入エネルギーは、既に形成されている前記ソース及び
ドレイン領域（１０）の濃度と深さ、そして次に形成さ
れるＴｉＳｉ2 の予想厚さを考慮して決定しなければな
らない。尚、ここまでがイオン注入工程に相当する。
イン領域（１０）の表面を低濃度にするために注入され
る不純物、即ち、前記ＢＦ2 とＡｓ75イオンの濃度及び
注入エネルギーは、既に形成されている前記ソース及び
ドレイン領域（１０）の濃度と深さ、そして次に形成さ
れるＴｉＳｉ2 の予想厚さを考慮して決定しなければな
らない。尚、ここまでがイオン注入工程に相当する。
【００２１】そして、図５に示す通り、前記ソース及び
ドレイン領域（１０）に反対型不純物を注入した後にス
パッタリング（sputtering) 方法により、約３００〜８
００オングストローム程度のチタニウム膜（１２）を蒸
着する。この工程がチタニウム膜蒸着工程に相当する。
そしてチタニウムシリサイド（１６）形成のために一番
目の熱処理を実施する。その時の熱処理温度を６００〜
８００℃程度とする。
ドレイン領域（１０）に反対型不純物を注入した後にス
パッタリング（sputtering) 方法により、約３００〜８
００オングストローム程度のチタニウム膜（１２）を蒸
着する。この工程がチタニウム膜蒸着工程に相当する。
そしてチタニウムシリサイド（１６）形成のために一番
目の熱処理を実施する。その時の熱処理温度を６００〜
８００℃程度とする。
【００２２】次いで、図６に示す通り、前記形成された
チタニウムシリサイド（１６）上に存在する前記チタニ
ウム膜（１２）を除去して、二番目の熱処理を実施す
る。その時の熱処理温度を８００〜９００℃程度とす
る。ところで、前記二つの熱処理工程では、既に注入さ
れたＢＦ2 及びＡｓ75イオンの活性化及び拡散過程が同
時に実施されるため、早い熱的表面処理(rapid thermal
annealing) 工程を用いて、前記イオンＢＦ2 及びＡｓ
75層の深さを浅く維持しなければならなく、特にＮＭＯ
Ｓ（１）の場合、注入されたボロン（Ｂ）イオンの拡散
速度が早いため、熱処理工程の温度及び時間を最適化し
て（普通２０〜３０秒）、既に形成されたソース及びド
レイン領域（１０）内でイオンがチャンネル方向へ拡散
するようにしなければならない。
チタニウムシリサイド（１６）上に存在する前記チタニ
ウム膜（１２）を除去して、二番目の熱処理を実施す
る。その時の熱処理温度を８００〜９００℃程度とす
る。ところで、前記二つの熱処理工程では、既に注入さ
れたＢＦ2 及びＡｓ75イオンの活性化及び拡散過程が同
時に実施されるため、早い熱的表面処理(rapid thermal
annealing) 工程を用いて、前記イオンＢＦ2 及びＡｓ
75層の深さを浅く維持しなければならなく、特にＮＭＯ
Ｓ（１）の場合、注入されたボロン（Ｂ）イオンの拡散
速度が早いため、熱処理工程の温度及び時間を最適化し
て（普通２０〜３０秒）、既に形成されたソース及びド
レイン領域（１０）内でイオンがチャンネル方向へ拡散
するようにしなければならない。
【００２３】次いで、図７に示す通り、前記二つの熱処
理工程後に、耐エッチング物質であるＴｉＮ膜（１３）
を約５００〜９００オングストローム程度蒸着する。最
後に、図８に示す通り、前記ＴｉＮ膜（１３）上にアル
ミニウム膜（Ａ１）（１４）をスパッタリングして蒸着
した後、一定パターンを形成して金属接触を形成する。
ここまでが金属コンタクト形成工程に相当する。
理工程後に、耐エッチング物質であるＴｉＮ膜（１３）
を約５００〜９００オングストローム程度蒸着する。最
後に、図８に示す通り、前記ＴｉＮ膜（１３）上にアル
ミニウム膜（Ａ１）（１４）をスパッタリングして蒸着
した後、一定パターンを形成して金属接触を形成する。
ここまでが金属コンタクト形成工程に相当する。
【００２４】かかる製造方法によれば、コンタクト形成
のためのコンタクトホール開放後、活性領域表面に低濃
度のイオン注入工程が追加されるので、高濃度のソース
及びドレイン構造が実現され、ＴｉＳｉ2 形成時の剥げ
現象を防ぐことができる。
のためのコンタクトホール開放後、活性領域表面に低濃
度のイオン注入工程が追加されるので、高濃度のソース
及びドレイン構造が実現され、ＴｉＳｉ2 形成時の剥げ
現象を防ぐことができる。
【００２５】
【発明の効果】以上説明したように本発明によれば、同
一のマスクでＴｉスパッタリング工程の前に、ソース及
びドレイン領域の不純物形態を低濃度化するイオン注入
工程を追加することにより、コンタクト表面部分が低濃
度で、そしてコンタクト表面の下は高濃度領域である部
分が形成され、コンタクト抵抗の増加を制限し，有効チ
ャンネルの長さ調整による電流量が減少し，ソース及び
ドレイン領域にゲートが重なる長さの調整の難点、Ｔｉ
Ｓｉ2 が高濃度のソース及びドレインから剥げる問題点
を克服することができる効果がある。
一のマスクでＴｉスパッタリング工程の前に、ソース及
びドレイン領域の不純物形態を低濃度化するイオン注入
工程を追加することにより、コンタクト表面部分が低濃
度で、そしてコンタクト表面の下は高濃度領域である部
分が形成され、コンタクト抵抗の増加を制限し，有効チ
ャンネルの長さ調整による電流量が減少し，ソース及び
ドレイン領域にゲートが重なる長さの調整の難点、Ｔｉ
Ｓｉ2 が高濃度のソース及びドレインから剥げる問題点
を克服することができる効果がある。
【図１】本発明の一実施例を示す製造工程中のＣＭＯＳ
断面図。
断面図。
【図２】同上断面図。
【図３】同上断面図。
【図４】同上断面図。
【図５】同上断面図。
【図６】同上断面図。
【図７】同上断面図。
【図８】同上断面図。
１ ＮＭＯＳ ２ ＰＭＯＳ ３ Ｐ−ウェル ４ Ｎ−ウェル ５ 素子分離絶縁膜 ６ ゲート酸化膜 ７ ゲート電極 ８ 低濃度ＬＤＤイオン注入部 ９ スペーサ １０ ソース及びドレイン領域 １１ 酸化膜 １２ チタニウム膜 １３ ＴｉＮ膜 １４ アルミニウム膜 １５ 半導体基板 １６ チタニウムシリサイド
フロントページの続き (56)参考文献 特開 平４−340723（ＪＰ，Ａ) 特開 平４−93019（ＪＰ，Ａ) 特開 平４−85833（ＪＰ，Ａ) 特開 平３−297148（ＪＰ，Ａ) 特開 平３−154333（ＪＰ，Ａ) 特開 平２−5521（ＪＰ，Ａ) 特開 平１−243549（ＪＰ，Ａ) 特開 昭63−181422（ＪＰ，Ａ) 特開 昭63−12132（ＪＰ，Ａ) 特開 昭63−160328（ＪＰ，Ａ) 特開 昭62−61346（ＪＰ，Ａ) 特開 昭55−13981（ＪＰ，Ａ)
Claims (9)
- 【請求項１】高濃度ソース及びドレイン領域（１０）に
コンタクトする金属との間のコンタクト抵抗特性、及び
遅延特性を高めるために実施するチタニウムシリサイド
コンタクト製造方法において、Ｐ−ウェル又はＮ−ウェルに、高濃度の ソース及びドレ
イン領域（１０）を形成した後、全面にわたって絶縁膜
（１１）を蒸着して、前記ソース及びドレイン領域（１
０）の一部を露出させるコンタクトホールを形成するコ
ンタクトホール形成工程と、 前記形成されたコンタクトホールによって露出した高濃
度活性領域である前記ソース及びドレイン領域（１０）
の表面に、低濃度化させる不純物イオンを注入するイオ
ン注入工程と、 前記不純物イオンがイオン注入されて低濃度化したソー
ス及びドレイン領域（１０）の表面にチタニウム膜（１
２）を蒸着するチタニウム膜蒸着工程と、 前記チタニウム膜（１２）を熱処理して、チタニウムシ
リサイド部（１６）を形成し、形成されたチタニウムシ
リサイド部（１６）上に金属（１４）コンタクトを形成
する金属コンタクト形成工程と、 を含んでなることを特徴とするチタニウムシリサイドコ
ンタクト製造方法。 - 【請求項２】前記金属コンタクト形成工程において、チ
タニウム膜（１２）を熱処理して、チタニウムシリサイ
ド部（１６）を形成する工程は、チタニウム膜（１２）
を熱処理してチタニウムシリサイド部（１６）を形成し
た後に、チタニウム膜（１２）をエッチングして除去
し、更に熱処理する工程を含んでなることを特徴とする
請求項１記載のチタニウムシリサイドコンタクト製造方
法。 - 【請求項３】前記金属コンタクト形成工程において、形
成されたチタニウムシリサイド部（１６）上に金属（１
４）コンタクトを形成する工程は、チタニウムシリサイ
ド部（１６）を形成してから耐エッチング物質ＴｉＮ膜
（１３）を蒸着し、その後、ＴｉＮ膜（１３）上に金属
（１４）を蒸着する工程を含んでなることを特徴とする
請求項１に記載のチタニウムシリサイドコンタクト製造
方法。 - 【請求項４】前記イオン注入工程において、Ｐ−ウェル
に形成されたソース及びドレイン領域（１０）の表面
に、低濃度化させるために注入される前記不純物イオン
はＢＦ2 であることを特徴とする請求項１に記載のチタ
ニウムシリサイドコンタクト製造方法。 - 【請求項５】前記イオン注入工程において、Ｎ−ウェル
に形成されたソース及びドレイン領域（１０）の表面
に、低濃度化させるために注入される前記不純物イオン
はＡｓ75であることを特徴とする請求項１に記載のチタ
ニウムシリサイドコンタクト製造方法。 - 【請求項６】前記金属コンタクト形成工程において、前
記チタニウム膜（１２）を熱処理する時の熱処理温度は
６００〜８００℃であることを特徴とする請求項１に記
載のチタニウムシリサイドコンタクト製造方法。 - 【請求項７】前記チタニウム膜蒸着工程において、蒸着
する前記チタニウム膜（１２）の蒸着厚さは３００〜８
００オングストロームであることを特徴とする請求項１
に記載のチタニウムシリサイドコンタクト製造方法。 - 【請求項８】前記金属コンタクト形成工程において、チ
タニウム膜（１２）をエッチングして除去した後に行う
熱処理の熱処理温度は、８００〜９００℃であることを
特徴とする請求項２に記載のチタニウムシリサイドコン
タクト製造方法。 - 【請求項９】前記金属コンタクト形成工程において、蒸
着する前記耐エッチング物質ＴｉＮ膜（１３）の蒸着厚
さは、５００〜９００オングストロームであることを特
徴とする請求項３に記載のチタニウムシリサイドコンタ
クト製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-9728 | 1992-06-05 | ||
| KR1019920009728A KR950007354B1 (ko) | 1992-06-05 | 1992-06-05 | 티탄늄 실리사이드 콘택 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653168A JPH0653168A (ja) | 1994-02-25 |
| JP2509518B2 true JP2509518B2 (ja) | 1996-06-19 |
Family
ID=19334211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5136010A Expired - Fee Related JP2509518B2 (ja) | 1992-06-05 | 1993-06-07 | チタニウムシリサイドコンタクト製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5369055A (ja) |
| JP (1) | JP2509518B2 (ja) |
| KR (1) | KR950007354B1 (ja) |
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|---|---|---|---|---|
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| JP2720827B2 (ja) * | 1994-07-05 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3014030B2 (ja) * | 1995-05-31 | 2000-02-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH08335641A (ja) * | 1995-06-06 | 1996-12-17 | Texas Instr Inc <Ti> | チタン・ポリサイドｃｍｏｓ回路にオーミック・コンタクトを設ける方法及びそのオーミック・コンタクトを有する集積回路 |
| US6440828B1 (en) * | 1996-05-30 | 2002-08-27 | Nec Corporation | Process of fabricating semiconductor device having low-resistive contact without high temperature heat treatment |
| US5856236A (en) * | 1996-06-14 | 1999-01-05 | Micron Technology, Inc. | Method of depositing a smooth conformal aluminum film on a refractory metal nitride layer |
| US5885896A (en) * | 1996-07-08 | 1999-03-23 | Micron Technology, Inc. | Using implants to lower anneal temperatures |
| JPH10125865A (ja) * | 1996-10-15 | 1998-05-15 | Fujitsu Ltd | 半導体装置、半導体記憶装置、およびその製造方法 |
| US6221760B1 (en) * | 1997-10-20 | 2001-04-24 | Nec Corporation | Semiconductor device having a silicide structure |
| US5949114A (en) | 1996-11-07 | 1999-09-07 | Micron Technology, Inc. | Semiconductor device having increased breakdown voltage and method of fabricating same |
| JP3274818B2 (ja) * | 1997-03-27 | 2002-04-15 | シャープ株式会社 | 半導体装置の製造方法 |
| KR100464394B1 (ko) * | 1997-09-08 | 2005-02-28 | 삼성전자주식회사 | 실리사이드층을이용한반도체장치의금속배선형성방법 |
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| KR100295650B1 (ko) * | 1998-05-20 | 2001-08-07 | 김영환 | 반도체소자의실리사이드형성방법 |
| US6110818A (en) * | 1998-07-15 | 2000-08-29 | Philips Electronics North America Corp. | Semiconductor device with gate electrodes for sub-micron applications and fabrication thereof |
| US6208004B1 (en) | 1998-08-19 | 2001-03-27 | Philips Semiconductor, Inc. | Semiconductor device with high-temperature-stable gate electrode for sub-micron applications and fabrication thereof |
| US6235630B1 (en) * | 1998-08-19 | 2001-05-22 | Micron Technology, Inc. | Silicide pattern structures and methods of fabricating the same |
| KR100443517B1 (ko) * | 2001-12-27 | 2004-08-09 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 형성방법 |
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| US11088033B2 (en) | 2016-09-08 | 2021-08-10 | International Business Machines Corporation | Low resistance source-drain contacts using high temperature silicides |
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|---|---|---|---|---|
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| US4566026A (en) * | 1984-04-25 | 1986-01-21 | Honeywell Inc. | Integrated circuit bimetal layer |
| JPS63181422A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electric Ind Co Ltd | 窒化チタン膜の形成方法 |
| US4960732A (en) * | 1987-02-19 | 1990-10-02 | Advanced Micro Devices, Inc. | Contact plug and interconnect employing a barrier lining and a backfilled conductor material |
| JPS6425410A (en) * | 1987-07-21 | 1989-01-27 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| US5217923A (en) * | 1989-02-13 | 1993-06-08 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor device having silicided source/drain regions |
| JPH0485833A (ja) * | 1990-07-26 | 1992-03-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1992
- 1992-06-05 KR KR1019920009728A patent/KR950007354B1/ko not_active IP Right Cessation
-
1993
- 1993-06-04 US US08/072,527 patent/US5369055A/en not_active Expired - Fee Related
- 1993-06-07 JP JP5136010A patent/JP2509518B2/ja not_active Expired - Fee Related
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