JPH0669231A - Manufacture of mos transistor - Google Patents
Manufacture of mos transistorInfo
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- JPH0669231A JPH0669231A JP23635492A JP23635492A JPH0669231A JP H0669231 A JPH0669231 A JP H0669231A JP 23635492 A JP23635492 A JP 23635492A JP 23635492 A JP23635492 A JP 23635492A JP H0669231 A JPH0669231 A JP H0669231A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ＭＯＳ型トランジス
タ（絶縁ゲート型電界効果トランジスタ）の製法に関
し、特にソース・ドレインコンタクト孔を有する層間絶
縁膜を介してソース・ドレイン形成のための不純物ドー
ピングを行なうことにより簡単な工程で低抵抗且つ高信
頼のコンタクト構造が得られるようにしたものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a MOS transistor (insulated gate type field effect transistor), and more particularly to impurity doping for forming a source / drain through an interlayer insulating film having a source / drain contact hole. By doing so, a contact structure having low resistance and high reliability can be obtained by a simple process.
【０００２】[0002]
【従来の技術】従来、ＭＯＳ型ＬＳＩ等におけるＭＯＳ
型トランジスタの製法としては、図６〜８に示すような
ものが提案されている。2. Description of the Related Art Conventionally, MOS in MOS type LSI etc.
As a manufacturing method of the type transistor, those shown in FIGS. 6 to 8 have been proposed.
【０００３】図６の工程では、Ｎ- 型半導体基板１０の
表面にＮ型ウェル領域１２を形成した後、選択酸化法等
により素子孔１４ａを有するフィールド絶縁膜１４を形
成する。そして、素子孔１４ａ内の半導体表面上にゲー
ト絶縁膜１６を介してゲート電極層１８を形成する。In the process of FIG. 6, after forming an N type well region 12 on the surface of an N − type semiconductor substrate 10, a field insulating film 14 having an element hole 14a is formed by a selective oxidation method or the like. Then, the gate electrode layer 18 is formed on the semiconductor surface in the element hole 14a via the gate insulating film 16.
【０００４】次に、図７の工程では、絶縁膜１４及び電
極層１８をマスクとしてＰ型決定不純物をウェル領域１
２の表面に選択的にイオン注入することによりＰ +型の
ソース領域２２及びドレイン領域２４を形成する。そし
て、ＣＶＤ（ケミカル・ベーパー・デポジション）法等
により基板上面に層間絶縁膜２６を形成した後、選択的
なドライエッチング等により絶縁膜２６にソースコンタ
クト孔Ｑ1 及びドレインコンタクト孔Ｑ2 を形成する。Next, in the process of FIG. 7, the P-type determining impurities are added to the well region 1 using the insulating film 14 and the electrode layer 18 as a mask.
A P + type source region 22 and a drain region 24 are formed by selectively implanting ions into the surface of 2. Then, after forming the interlayer insulating film 26 on the upper surface of the substrate by the CVD (Chemical Vapor Deposition) method or the like, the source contact hole Q 1 and the drain contact hole Q 2 are formed in the insulating film 26 by selective dry etching or the like. To do.
【０００５】この後、図８の工程では、基板上面に配線
材を被着してパターニングすることによりソース配線層
２８及びドレイン配線層３０を形成する。配線層２８，
３０は、それぞれコンタクト孔Ｑ1 ，Ｑ2 を介してソー
ス領域２２，ドレイン領域２４にオーミックコンタクト
する。After that, in the process of FIG. 8, a wiring material is deposited on the upper surface of the substrate and patterned to form a source wiring layer 28 and a drain wiring layer 30. Wiring layer 28,
30 makes ohmic contact with the source region 22 and the drain region 24 through the contact holes Q 1 and Q 2 , respectively.
【０００６】[0006]
【発明が解決しようとする課題】上記した従来法による
と、図９（Ａ）に示すようにＱ2 等のコンタクト孔を形
成する際にアライメントずれが発生した場合、３０等の
配線層についてコンタクト抵抗が増大すると共にリーク
電流ＩL が発生する。アライメントずれに対処し且つ高
い信頼性を確保するには素子孔の寸法を大きくすればよ
いが、これでは微細化に逆行することになる。According to the above-mentioned conventional method, when an alignment deviation occurs when forming a contact hole such as Q 2 as shown in FIG. As the resistance increases, a leak current I L occurs. In order to cope with the misalignment and ensure high reliability, the size of the element hole may be increased, but this is against the miniaturization.
【０００７】また、図１０（Ａ）に示すようにＱ2 等の
コンタクト孔を形成する際にオーバーエッチ量が過大で
あった場合、３０等の配線層は、２４等の不純物ドープ
領域のエッチされた低濃度部分とコンタクトするので、
コンタクト抵抗が増大すると共にリーク電流発生の原因
となり、信頼性が低下する。従って、エッチ量を十分に
管理する必要があり、プロセスマージンが小さい。Further, as shown in FIG. 10 (A), when the overetch amount is excessive when forming a contact hole such as Q 2 , the wiring layer such as 30 is etched in the impurity-doped region such as 24. Since it contacts the low concentration part that was created,
As the contact resistance increases, a leak current is generated and reliability deteriorates. Therefore, it is necessary to sufficiently control the etching amount and the process margin is small.
【０００８】ところで、コンタクト抵抗の低減策として
は、図８に示すように配線層２８，３０の形成前にコン
タクト孔Ｑ1 ，Ｑ2 を介してＰ型決定不純物をウェル領
域１２の表面に選択的にイオン注入することによりＰ+
型コンタクト領域３２，３４を形成することも提案され
ている。しかし、この方法によると、工程数が増大する
という問題点があり、特にコンプリメンタリＭＯＳ（Ｃ
ＭＯＳ）型ＬＳＩ等の製造に際してはＰチャンネル部及
びＮチャンネル部についてそれぞれ別々にコンタクト領
域を形成する必要があるので、レジストマスク形成工程
が２工程と、イオン注入工程が２工程とで合計４工程も
増加する。As a measure for reducing the contact resistance, as shown in FIG. 8, P-type determining impurities are selected on the surface of the well region 12 via the contact holes Q 1 and Q 2 before the formation of the wiring layers 28 and 30. P +
It has also been proposed to form the mold contact regions 32,34. However, according to this method, there is a problem that the number of steps increases, and in particular, complementary MOS (C
When manufacturing a (MOS) type LSI or the like, it is necessary to separately form contact regions for the P-channel portion and the N-channel portion, so that there are a total of four steps including the resist mask forming step and the ion implantation step. Also increases.
【０００９】この発明の目的は、簡単な工程で低抵抗且
つ高信頼のコンタクトを得ることができる新規なＭＯＳ
型トランジスタの製法を提供することにある。An object of the present invention is to provide a novel MOS which can obtain a contact with low resistance and high reliability in a simple process.
It is to provide a manufacturing method of a type transistor.
【００１０】[0010]
【課題を解決するための手段】この発明によるＭＯＳ型
トランジスタの製法は、（ａ）半導体基板の表面に素子
孔を有するフィールド絶縁膜を形成する工程と、（ｂ）
前記素子孔内の半導体表面上にゲート絶縁膜を介してゲ
ート電極層を形成する工程と、（ｃ）前記素子孔及び前
記ゲート電極層を覆って層間絶縁膜を形成する工程と、
（ｄ）前記ゲート電極層の一方側及び他方側において前
記層間絶縁膜にソースコンタクト孔及びドレインコンタ
クト孔を形成する工程と、（ｅ）前記フィールド絶縁膜
及び前記ゲート電極層をマスクとし且つ前記層間絶縁
膜、前記ソースコンタクト孔及び前記ドレインコンタク
ト孔を介して前記素子孔内の半導体表面に導電型決定不
純物をドープすることによりソース領域及びドレイン領
域を形成する工程と、（ｆ）前記ソースコンタクト孔及
び前記ドレインコンタクト孔をそれぞれ介して前記ソー
ス領域及び前記ドレイン領域にコンタクトするようにソ
ース配線層及びドレイン配線層を前記層間絶縁膜の上に
形成する工程とを含むものである。A method of manufacturing a MOS transistor according to the present invention comprises: (a) a step of forming a field insulating film having element holes on the surface of a semiconductor substrate; and (b)
Forming a gate electrode layer on the semiconductor surface in the device hole via a gate insulating film, and (c) forming an interlayer insulating film covering the device hole and the gate electrode layer,
(D) a step of forming a source contact hole and a drain contact hole in the interlayer insulating film on one side and the other side of the gate electrode layer, and (e) using the field insulating film and the gate electrode layer as a mask and the interlayer Forming a source region and a drain region by doping a semiconductor surface in the device hole with a conductivity determining impurity through an insulating film, the source contact hole, and the drain contact hole; and (f) the source contact hole. And forming a source wiring layer and a drain wiring layer on the interlayer insulating film so as to contact the source region and the drain region through the drain contact hole, respectively.
【００１１】[0011]
【作用】この発明の方法によれば、層間絶縁膜にソース
コンタクト孔及びドレインコンタクト孔を形成した後、
これらのコンタクト孔及び層間絶縁膜を介して不純物ド
ーピングを行なうことによりソース領域及びドレイン領
域を形成するようにしたので、ソース領域及びドレイン
領域はいずれもコンタクト孔に対応したコンタクト領域
を含む形で形成される。従って、コンタクト領域を形成
するための独立した工程は不要となる。According to the method of the present invention, after forming the source contact hole and the drain contact hole in the interlayer insulating film,
Since the source region and the drain region are formed by performing the impurity doping through the contact hole and the interlayer insulating film, both the source region and the drain region are formed so as to include the contact region corresponding to the contact hole. To be done. Therefore, a separate process for forming the contact region is unnecessary.
【００１２】[0012]
【実施例】図１〜５は、この発明の一実施例によるＣＭ
ＯＳ型ＬＳＩの製法を示すもので、各々の図に対応する
工程（１）〜（５）を順次に説明する。1 to 5 are CMs according to an embodiment of the present invention.
A method of manufacturing an OS type LSI will be described, and steps (1) to (5) corresponding to each drawing will be sequentially described.
【００１３】（１）例えばＮ- 型シリコンからなる半導
体基板１０の表面に選択的イオン注入法等によりＮ型ウ
ェル領域１２Ａ及びＰ型ウェル領域１２Ｂを形成した
後、選択酸化法等により素子孔１４Ａ，１４Ｂを有する
フィールド絶縁膜１４を約５００［ｎｍ］の厚さに形成
する。そして、素子孔１４Ａ内の半導体表面にはゲート
絶縁膜１６Ａを介してゲート電極層１８Ａを形成すると
共に素子孔１４Ｂ内の半導体表面にはゲート絶縁膜１６
Ｂを介してゲート電極層１８Ｂを形成する。ゲート絶縁
膜１６Ａ，１６Ｂとしては、素子孔１４Ａ，１４Ｂ内の
半導体表面を熱酸化して形成したシリコンオキサイド膜
を使用することができる。ゲート電極層１６Ａ，１６Ｂ
としては、ＣＶＤ法により基板上面に約４５０［ｎｍ］
の厚さに堆積したポリシリコン層を所望のゲート電極パ
ターンに従ってパターニングしたものを使用することが
できる。(1) After the N type well region 12A and the P type well region 12B are formed on the surface of the semiconductor substrate 10 made of N − type silicon by the selective ion implantation method or the like, the element hole 14A is formed by the selective oxidation method or the like. , 14B is formed to a thickness of about 500 [nm]. Then, the gate electrode layer 18A is formed on the semiconductor surface in the element hole 14A via the gate insulating film 16A, and the gate insulating film 16 is formed on the semiconductor surface in the element hole 14B.
The gate electrode layer 18B is formed via B. As the gate insulating films 16A and 16B, a silicon oxide film formed by thermally oxidizing the semiconductor surface in the element holes 14A and 14B can be used. Gate electrode layers 16A, 16B
Is about 450 [nm] on the upper surface of the substrate by the CVD method.
It is possible to use a polysilicon layer deposited to a thickness of 1 .ANG., Which is patterned according to a desired gate electrode pattern.
【００１４】（２）次に、基板上面にＣＶＤ法によりシ
リコンオキサイドを堆積するなどして約１５０［ｎｍ］
の厚さの層間絶縁膜２６を形成する。そして、レジスト
層をマスクとするドライエッチングによりソースコンタ
クト孔Ａ1 ，Ｂ1 及びドレインコンタクト孔Ａ2 ，Ｂ2
を絶縁膜２６に形成する。(2) Next, by depositing silicon oxide on the upper surface of the substrate by the CVD method or the like, about 150 nm!
Forming an interlayer insulating film 26 having a thickness of. Then, by dry etching using the resist layer as a mask, the source contact holes A 1 and B 1 and the drain contact holes A 2 and B 2 are formed.
Is formed on the insulating film 26.
【００１５】（３）次に、基板上面にＰ型ウェル領域１
２Ｂを覆うようにレジスト層３６を形成する。そして、
レジスト層３６、絶縁膜１４及び電極層１８Ａをマスク
とし且つ絶縁膜２６及びコンタクト孔Ａ1 ，Ａ2 を介し
てＮ型ウェル領域１２Ａの表面に選択的にボロン等のＰ
型決定不純物をイオン注入することによりＰ+ 型のソー
ス領域３８及びドレイン領域４０を形成する。このと
き、Ｐ+ 型領域３８，４０はいずれもコンタクト孔に対
応したＰ+ 型コンタクト領域を含む形で形成される。(3) Next, the P-type well region 1 is formed on the upper surface of the substrate.
A resist layer 36 is formed so as to cover 2B. And
The resist layer 36, the insulating film 14 and the electrode layer 18A are used as a mask, and the surface of the N-type well region 12A is selectively P-doped with boron or the like through the insulating film 26 and the contact holes A 1 and A 2.
A P + type source region 38 and a drain region 40 are formed by ion-implanting a type determining impurity. At this time, the P + type regions 38 and 40 are both formed so as to include the P + type contact region corresponding to the contact hole.
【００１６】イオン注入処理では、一例としてボロンを
５０［ＫｅＶ］の加速電圧で８．５×１０15［ｃｍ-2］
のドーズ量となるようにイオン注入することができる。
このとき、領域３８（又は４０）において、浅い部分の
接合深さは約０．１６［μｍ］、深い部分の接合深さは
約０．３１［μｍ］であった。また、浅い部分のドレー
ズ量は５×１０15［ｃｍ-2］であった。なお、イオン注
入処理の後は、レジスト層３６を除去する。In the ion implantation process, for example, boron is used at an acceleration voltage of 50 [KeV] and 8.5 × 10 15 [cm −2 ].
The ion implantation can be performed so that the dose amount becomes.
At this time, in the region 38 (or 40), the shallow part has a junction depth of about 0.16 [μm], and the deep part has a junction depth of about 0.31 [μm]. In addition, the drazed amount in the shallow portion was 5 × 10 15 [cm −2 ]. The resist layer 36 is removed after the ion implantation process.
【００１７】（４）次に、基板上面にＮ型ウェル領域１
２Ａを覆うようにレジスト層４２を形成する。そして、
レジスト層４２、絶縁膜１４及び電極層１８Ｂをマスク
とし且つ絶縁膜２６及びコンタクト孔Ｂ1 ，Ｂ2 を介し
てＰ型ウェル領域１２Ｂの表面に選択的にリン等のＮ型
決定不純物をイオン注入することによりＮ+ 型のソース
領域４４及びドレイン領域４６を形成する。このとき、
Ｎ+ 型領域４４，４６はいずれもコンタクト孔に対応し
たＮ+ 型コンタクト領域を含む形で形成される。(4) Next, the N-type well region 1 is formed on the upper surface of the substrate.
A resist layer 42 is formed so as to cover 2A. And
Using the resist layer 42, the insulating film 14 and the electrode layer 18B as a mask, the surface of the P-type well region 12B is selectively ion-implanted with an N-type determining impurity such as phosphorus through the insulating film 26 and the contact holes B 1 and B 2. By doing so, the N + type source region 44 and the drain region 46 are formed. At this time,
Each of the N + type regions 44 and 46 is formed so as to include the N + type contact region corresponding to the contact hole.
【００１８】イオン注入処理では、一例としてリンを１
５０［ＫｅＶ］の加速電圧で７．５×１０15［ｃｍ-2］
のドーズ量となるようにイオン注入することができる。
このとき、領域４４（又は４６）において、浅い部分の
接合深さは約０．１４［μｍ］、深い部分の接合深さは
約０．３８［μｍ］であった。また、浅い部分のドーズ
量は４×１０15［ｃｍ-2］であった。なお、イオン注入
処理の後は、レジスト層４２を除去する。In the ion implantation process, one example of phosphorus is used.
7.5 × 10 15 [cm -2 ] at an acceleration voltage of 50 [KeV]
The ion implantation can be performed so that the dose amount becomes.
At this time, in the region 44 (or 46), the shallow part has a junction depth of about 0.14 [μm], and the deep part has a junction depth of about 0.38 [μm]. Further, the dose amount in the shallow portion was 4 × 10 15 [cm −2 ]. Note that the resist layer 42 is removed after the ion implantation process.
【００１９】（５）次に、基板上面にＡｌ合金等の配線
材を被着してパターニングすることによりコンタクト孔
Ａ1 ，Ａ2 ，Ｂ1 ，Ｂ2 にそれぞれ対応した配線層４
８，５０，５２，５４を形成する。(5) Next, a wiring material such as an Al alloy is deposited on the upper surface of the substrate and patterned to form wiring layers 4 corresponding to the contact holes A 1 , A 2 , B 1 and B 2 , respectively.
8, 50, 52, 54 are formed.
【００２０】上記した製法によると、図９（Ｂ）に示す
ようにＡ2 等のコンタクト孔を形成する際にアライメン
トずれが発生しても、４０等のＰ+ 型領域はコンタクト
孔に合わせて形成されるため、図９（Ａ）の場合のよう
にコンタクト抵抗が増大したり、リーク電流が発生した
りすることがなく、高い信頼性を確保することができ
る。従って、微細化に有利となる。According to the above-mentioned manufacturing method, as shown in FIG. 9 (B), even if misalignment occurs when the contact hole such as A 2 is formed, the P + type region such as 40 is aligned with the contact hole. Since it is formed, high reliability can be secured without increasing contact resistance or generating a leak current as in the case of FIG. 9A. Therefore, it is advantageous for miniaturization.
【００２１】また、図１０（Ｂ）に示すようにＡ2 等の
コンタクト孔を形成する際にオーバーエッチ量が過大で
あっても、４０等のＰ+ 型領域はコンタクト孔の形成後
に形成されるため、不純物濃度の低下がなく、図１０
（Ａ）の場合のようにコンタクト抵抗の増大や信頼性の
低下を招くことがない。従って、プロセスマージンが大
きく、歩留りが向上する。Further, as shown in FIG. 10B, even if the over-etching amount when forming the contact hole such as A 2 is excessive, the P + type region such as 40 is formed after the contact hole is formed. Therefore, there is no decrease in the impurity concentration, and
As in the case of (A), the contact resistance does not increase and the reliability does not decrease. Therefore, the process margin is large and the yield is improved.
【００２２】なお、この発明は、上記実施例に限定され
るものではなく、例えばＬＤＤ（Lightly Doped Drain)
構造のＭＯＳ型トランジスタ等にも適用可能である。ま
た、図５の工程では、高融点金属又はそのシリサイド等
からなるコンタクトバリア層を有する配線層を形成して
もよい。The present invention is not limited to the above-mentioned embodiment, and may be, for example, an LDD (Lightly Doped Drain).
It can also be applied to a MOS transistor having a structure. Further, in the process of FIG. 5, a wiring layer having a contact barrier layer made of a refractory metal or its silicide may be formed.
【００２３】[0023]
【発明の効果】以上のように、この発明によれば、ソー
ス・ドレインコンタクト孔を有する層間絶縁膜を介して
不純物ドーピングを行なうことによりコンタクト領域を
含む形でソース領域及びドレイン領域を形成するように
したので、コンタクト領域形成工程を追加することなく
簡単に低抵抗且つ高信頼のコンタクト構造が得られるも
のである。その上、微細化に有利になること、プロセス
マージンが大きいこと等の利点もある。As described above, according to the present invention, the source region and the drain region are formed so as to include the contact region by performing the impurity doping through the interlayer insulating film having the source / drain contact hole. Therefore, a contact structure having low resistance and high reliability can be easily obtained without adding a contact region forming step. In addition, there are advantages such as an advantage in miniaturization and a large process margin.
【図１】 この発明の一実施例によるＣＭＯＳ型ＬＳＩ
の製法における処理工程を示す基板断面図である。FIG. 1 is a CMOS type LSI according to an embodiment of the present invention.
FIG. 6 is a substrate cross-sectional view showing a treatment step in the manufacturing method of FIG.
【図２】 図１の工程に続く工程を示す基板断面図であ
る。FIG. 2 is a substrate cross-sectional view showing a step that follows the step of FIG.
【図３】 図２の工程に続く工程を示す基板断面図であ
る。FIG. 3 is a substrate cross-sectional view showing a step that follows the step of FIG.
【図４】 図３の工程に続く工程を示す基板断面図であ
る。FIG. 4 is a substrate cross-sectional view showing a step that follows the step of FIG.
【図５】 図４の工程に続く工程を示す基板断面図であ
る。5 is a substrate cross-sectional view showing a step that follows the step of FIG.
【図６】 従来のＭＯＳ型トランジスタの製法における
処理工程を示す基板断面図である。FIG. 6 is a substrate cross-sectional view showing a processing step in a conventional MOS transistor manufacturing method.
【図７】 図６の工程に続く工程を示す基板断面図であ
る。7 is a substrate cross-sectional view showing a step that follows the step of FIG.
【図８】 図７の工程に続く工程を示す基板断面図であ
る。8 is a substrate cross-sectional view showing a step that follows the step of FIG.
【図９】 コンタクト孔形成時にアライメントずれが発
生した場合のコンタクト構造を従来例（Ａ）とこの発明
（Ｂ）とで対比して示す断面図である。FIG. 9 is a cross-sectional view showing a contact structure in the case where misalignment occurs at the time of forming a contact hole, comparing a conventional example (A) and the present invention (B).
【図１０】 コンタクト孔形成時にオーバーエッチ量が
過大であった場合のコンタクト構造を従来例（Ａ）とこ
の発明（Ｂ）とで対比して示す断面図である。FIG. 10 is a cross-sectional view showing a contact structure in the case where the overetch amount is excessive at the time of forming the contact hole, in comparison with the conventional example (A) and the present invention (B).
１０：半導体基板、１２Ａ，１２Ｂ：ウェル領域、１
４：フィールド絶縁膜、１４Ａ，１４Ｂ：素子孔、１６
Ａ，１６Ｂ：ゲート絶縁膜、１８Ａ，１８Ｂ：ゲート電
極層、２６：層間絶縁膜、３６，４２：レジスト層、３
８，４４：ソース領域、４０，４６：ドレイン領域、４
８，５０，５２，５４：配線層、Ａ1 ，Ａ2 ，Ｂ1 ，Ｂ
2 ：コンタクト孔。10: semiconductor substrate, 12A, 12B: well region, 1
4: field insulating film, 14A, 14B: element hole, 16
A, 16B: gate insulating film, 18A, 18B: gate electrode layer, 26: interlayer insulating film, 36, 42: resist layer, 3
8, 44: source region, 40, 46: drain region, 4
8, 50, 52, 54: wiring layers, A 1 , A 2 , B 1 , B
2 : Contact hole.
Claims (1)
フィールド絶縁膜を形成する工程と、 （ｂ）前記素子孔内の半導体表面上にゲート絶縁膜を介
してゲート電極層を形成する工程と、 （ｃ）前記素子孔及び前記ゲート電極層を覆って層間絶
縁膜を形成する工程と、 （ｄ）前記ゲート電極層の一方側及び他方側において前
記層間絶縁膜にソースコンタクト孔及びドレインコンタ
クト孔を形成する工程と、 （ｅ）前記フィールド絶縁膜及び前記ゲート電極層をマ
スクとし且つ前記層間絶縁膜、前記ソースコンタクト孔
及び前記ドレインコンタクト孔を介して前記素子孔内の
半導体表面に導電型決定不純物をドープすることにより
ソース領域及びドレイン領域を形成する工程と、 （ｆ）前記ソースコンタクト孔及び前記ドレインコンタ
クト孔をそれぞれ介して前記ソース領域及び前記ドレイ
ン領域にコンタクトするようにソース配線層及びドレイ
ン配線層を前記層間絶縁膜の上に形成する工程とを含む
ＭＯＳ型トランジスタの製法。1. A step of (a) forming a field insulating film having an element hole on the surface of a semiconductor substrate, and (b) forming a gate electrode layer on the semiconductor surface in the element hole via a gate insulating film. And (c) a step of forming an interlayer insulating film covering the element hole and the gate electrode layer, and (d) a source contact hole and a drain in the interlayer insulating film on one side and the other side of the gate electrode layer. Forming a contact hole, and (e) using the field insulating film and the gate electrode layer as a mask, and conducting to the semiconductor surface in the element hole through the interlayer insulating film, the source contact hole and the drain contact hole. Forming a source region and a drain region by doping a type determining impurity; and (f) the source contact hole and the drain contact. Preparation of a MOS transistor and a step of forming a source wiring layers and the drain wiring layer so as to contact the source region and the drain region through each on the interlayer insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23635492A JPH0669231A (en) | 1992-08-12 | 1992-08-12 | Manufacture of mos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23635492A JPH0669231A (en) | 1992-08-12 | 1992-08-12 | Manufacture of mos transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669231A true JPH0669231A (en) | 1994-03-11 |
Family
ID=16999564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23635492A Pending JPH0669231A (en) | 1992-08-12 | 1992-08-12 | Manufacture of mos transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669231A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667206B2 (en) | 2000-09-01 | 2003-12-23 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
-
1992
- 1992-08-12 JP JP23635492A patent/JPH0669231A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667206B2 (en) | 2000-09-01 | 2003-12-23 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
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