JPH0669143B2 - Ａ―ｄ変換器 - Google Patents
Ａ―ｄ変換器Info
- Publication number
- JPH0669143B2 JPH0669143B2 JP60005242A JP524285A JPH0669143B2 JP H0669143 B2 JPH0669143 B2 JP H0669143B2 JP 60005242 A JP60005242 A JP 60005242A JP 524285 A JP524285 A JP 524285A JP H0669143 B2 JPH0669143 B2 JP H0669143B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- dac
- comparison
- digital value
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ−デジタル変換器における直線性を高
精度で自動補正できるＡ−Ｄ変換器に関する。
精度で自動補正できるＡ−Ｄ変換器に関する。
例えば18ビツトもの出力を得るようなＡ−Ｄ変換器でそ
の直線性を単一のデジタル−アナログ変換器（DAC）で
維持するということは、コスト的にも困難である。その
ために、比較的直線性の保証された15ビツトの第1DAC
と、これとは必らずしも連続していない３ビツトの第2D
ACとを並列的に使用して、見かけ上18ビツトのＡ−Ｄ変
換器を実現せんとしていたが、前記第１および第２の各
DACにおける不連続点のビツト誤差が最悪の場合には加
算されて直線性が完全に損なわれることとなる。しかも
二つのDACを見かけ上連続的ならしめるためには、各不
連続点における誤差数値をマイクロプロセツサで計算
し、これを補正値として用いていたが同一入力値に対し
て二つの出力値を得ているので、そのための切換回路等
が必要となり、回路構成が複雑となる。
の直線性を単一のデジタル−アナログ変換器（DAC）で
維持するということは、コスト的にも困難である。その
ために、比較的直線性の保証された15ビツトの第1DAC
と、これとは必らずしも連続していない３ビツトの第2D
ACとを並列的に使用して、見かけ上18ビツトのＡ−Ｄ変
換器を実現せんとしていたが、前記第１および第２の各
DACにおける不連続点のビツト誤差が最悪の場合には加
算されて直線性が完全に損なわれることとなる。しかも
二つのDACを見かけ上連続的ならしめるためには、各不
連続点における誤差数値をマイクロプロセツサで計算
し、これを補正値として用いていたが同一入力値に対し
て二つの出力値を得ているので、そのための切換回路等
が必要となり、回路構成が複雑となる。
本発明は上述の欠点を除去するために、演算増幅器によ
る積分回路を用いて比較的直線性の保証されたランプ電
圧を、等時間間隔でサンプリングしそのときのデジタル
値を標準値として利用しているので、フルスケール値の
保証されていない二個以上のDAC（例えば８ビツト＋８
ビツト）を使用しても直線性の補償された高精度の16ビ
ツトＡ−Ｄ変換器が安価に実現できる。
る積分回路を用いて比較的直線性の保証されたランプ電
圧を、等時間間隔でサンプリングしそのときのデジタル
値を標準値として利用しているので、フルスケール値の
保証されていない二個以上のDAC（例えば８ビツト＋８
ビツト）を使用しても直線性の補償された高精度の16ビ
ツトＡ−Ｄ変換器が安価に実現できる。
本発明は、入力アナログ信号をサンプルホールド回路に
導入するとともに、該サンプルホールド回路の出力を比
較回路、逐次比較レジスタおよび並列接続の第1,第2DAC
回路の閉回路によりデジタル信号に変換するアナログ−
デジタル変換器において、前記サンプルホールド回路に
導入される入力アナログ信号に代えて一定傾斜のランプ
信号を一定時間間隔でサンプリングし、そのときの前記
第1,第２両DACの切換時における不連続性を補償するよ
うにしたＡ−Ｄ変換器に関する。
導入するとともに、該サンプルホールド回路の出力を比
較回路、逐次比較レジスタおよび並列接続の第1,第2DAC
回路の閉回路によりデジタル信号に変換するアナログ−
デジタル変換器において、前記サンプルホールド回路に
導入される入力アナログ信号に代えて一定傾斜のランプ
信号を一定時間間隔でサンプリングし、そのときの前記
第1,第２両DACの切換時における不連続性を補償するよ
うにしたＡ−Ｄ変換器に関する。
第１図は本発明の一実施例によるＡ−Ｄ変換器の電気的
回路図である。図において、入力アナログ信号Exはスイ
ツチS1、S2を介してサンプリングホールド回路12に印加
される。また、ランプ電圧発生器10の出力はスイツチS3
および前記スイツチS2を経てサンプルホールド回路12に
印加される。そして、前記サンプルホールド回路12の出
力は入力抵抗器Rsを介して比較回路14の第１入力端およ
び第１、第２の各DAC16、18にそれぞれ導入される。前
記比較回路14の第２入力端は接地点に接続され、そして
その出力端は周知の逐次比較レジスタ17、19に接続され
る。また、前記逐次比較レジスタ17、19の各内容は各DA
C16、18を駆動するとともに、本発明Ａ−Ｄ変換器結果
のデジタル出力信号としてとりだされる。なお、前記ス
イツチS1、S3は制御回路11によりそのオンオフが切換え
られ、そしてスイツチS2は前記制御回路11または一定時
間間隔のクロツク回路13の出力で制御される。ここで、
前記第1DAC16の出力は、複数個の値をとり（但し例では
４個とする）、そのＮ番目の値とＮ＋１番目の値の差は
略等しく、かつＮ＋１番目の値はＮ番目の値より大きい
とし、第2DAC18を下位15ビツトの変換器とする。
回路図である。図において、入力アナログ信号Exはスイ
ツチS1、S2を介してサンプリングホールド回路12に印加
される。また、ランプ電圧発生器10の出力はスイツチS3
および前記スイツチS2を経てサンプルホールド回路12に
印加される。そして、前記サンプルホールド回路12の出
力は入力抵抗器Rsを介して比較回路14の第１入力端およ
び第１、第２の各DAC16、18にそれぞれ導入される。前
記比較回路14の第２入力端は接地点に接続され、そして
その出力端は周知の逐次比較レジスタ17、19に接続され
る。また、前記逐次比較レジスタ17、19の各内容は各DA
C16、18を駆動するとともに、本発明Ａ−Ｄ変換器結果
のデジタル出力信号としてとりだされる。なお、前記ス
イツチS1、S3は制御回路11によりそのオンオフが切換え
られ、そしてスイツチS2は前記制御回路11または一定時
間間隔のクロツク回路13の出力で制御される。ここで、
前記第1DAC16の出力は、複数個の値をとり（但し例では
４個とする）、そのＮ番目の値とＮ＋１番目の値の差は
略等しく、かつＮ＋１番目の値はＮ番目の値より大きい
とし、第2DAC18を下位15ビツトの変換器とする。
次に上記第１図に示したＡ−Ｄ変換器の直線性補償動作
を第２図の線図により説明する。なお、第２図で横軸は
DAC1、２の入力デジタル（または時間）を示し、縦軸は
各DACに流れる電流I1＋I2（またはスイツチS1がオフで
スイツチS2、S3がオン時すなわち補償モードにおける入
力ランプ電圧／Rs値）を示す。なお、図において、線Ｏ
−A1はＮ＝０のときにおける下位DAC18のみの特性線図
であり、B1−B2,C1−C2,…は前記下位DAC18と上位DACが
Ｎ＝1,2…との電流和を示す。また、上位DAC16のビツト
が変化する点すなわちA1,B1,…のような点は電流をオー
バーラツプさせておく。いま、ランプ電圧発生器10から
送り出されたランプ電圧がサンプルホールド回路12を介
して入力抵抗器Rs（その値をRsとする）により直線性の
保証されたランプ電流に変換され、該ランプ電流を一定
時間Δｔ間隔でＡ−Ｄ変換する。そして、上位DAC16の
出力が０すなわちＮ＝０のときの複数のデータ（B11,B
12,B13…）と前記一定時間Δｔとから前記Ｎ＝０におけ
る下位DAC18と入力ランプ電流との傾き差を計算する。
（但しそのためのマイクロプロセッサは図示せず）ここ
で下位DAC18の出力と時刻（これは例えばA11での時刻を
基準とする）の関係式が与えられる:B1i＝K1ti＋K2,こ
こにB1iは第２図のB11,B12,B13…を表わし、tiは例えば
B11の時刻から測定した時刻であり、K1,K2は定数として
定められる。次にＮ＝２（Ｎ＝１についても同様であ
る）とし図示のようにB21,B22,B23等をB2jとして測定す
る。するとB2j＝K1tj＋K3として定数K3が求められる。
そしてK3−K2として不連続△CNが計算される。これらの
定数K1,K2,K3の決定は最小二乗法を用いてマイクロプロ
セッサで計算されるのがよい。従って補正は△CNをB2j
から減算すればよい。かくして、前記ΔCNを用いて上位
DACのビツト切換えによる不連続性を補償し、もつてよ
りよい直線性のＡ−Ｄ変換器を実現する。なお、上記実
施例は、第1,第２の各DAC入力としてそれぞれの逐次比
較レジスタ17,19を用いたが、これは一個の逐次比較レ
ジスタを共通に用いてもよい。
を第２図の線図により説明する。なお、第２図で横軸は
DAC1、２の入力デジタル（または時間）を示し、縦軸は
各DACに流れる電流I1＋I2（またはスイツチS1がオフで
スイツチS2、S3がオン時すなわち補償モードにおける入
力ランプ電圧／Rs値）を示す。なお、図において、線Ｏ
−A1はＮ＝０のときにおける下位DAC18のみの特性線図
であり、B1−B2,C1−C2,…は前記下位DAC18と上位DACが
Ｎ＝1,2…との電流和を示す。また、上位DAC16のビツト
が変化する点すなわちA1,B1,…のような点は電流をオー
バーラツプさせておく。いま、ランプ電圧発生器10から
送り出されたランプ電圧がサンプルホールド回路12を介
して入力抵抗器Rs（その値をRsとする）により直線性の
保証されたランプ電流に変換され、該ランプ電流を一定
時間Δｔ間隔でＡ−Ｄ変換する。そして、上位DAC16の
出力が０すなわちＮ＝０のときの複数のデータ（B11,B
12,B13…）と前記一定時間Δｔとから前記Ｎ＝０におけ
る下位DAC18と入力ランプ電流との傾き差を計算する。
（但しそのためのマイクロプロセッサは図示せず）ここ
で下位DAC18の出力と時刻（これは例えばA11での時刻を
基準とする）の関係式が与えられる:B1i＝K1ti＋K2,こ
こにB1iは第２図のB11,B12,B13…を表わし、tiは例えば
B11の時刻から測定した時刻であり、K1,K2は定数として
定められる。次にＮ＝２（Ｎ＝１についても同様であ
る）とし図示のようにB21,B22,B23等をB2jとして測定す
る。するとB2j＝K1tj＋K3として定数K3が求められる。
そしてK3−K2として不連続△CNが計算される。これらの
定数K1,K2,K3の決定は最小二乗法を用いてマイクロプロ
セッサで計算されるのがよい。従って補正は△CNをB2j
から減算すればよい。かくして、前記ΔCNを用いて上位
DACのビツト切換えによる不連続性を補償し、もつてよ
りよい直線性のＡ−Ｄ変換器を実現する。なお、上記実
施例は、第1,第２の各DAC入力としてそれぞれの逐次比
較レジスタ17,19を用いたが、これは一個の逐次比較レ
ジスタを共通に用いてもよい。
以上詳述するごとく、本発明にかかるＡ−Ｄ変換器に用
いるランプ電圧は、その傾きの方向が正または負のどち
らでもよい。また、その傾きが安定でさえあれば、絶対
精度は問題でない。したがつて本発明のＡ−Ｄ変換器は
実用に供してその効果大である。
いるランプ電圧は、その傾きの方向が正または負のどち
らでもよい。また、その傾きが安定でさえあれば、絶対
精度は問題でない。したがつて本発明のＡ−Ｄ変換器は
実用に供してその効果大である。
第１図は本発明の一実施例によるＡ−Ｄ変換器の電気的
回路図、第２図はDAC1、２の入，出力関係を示す線図で
ある。 10:ランプ電圧発生器、11:制御回路、12:サンプルホー
ルド回路、13:クロツク回路、14:比較回路、16,18:DA
C、17,19:逐次比較レジスタ、Ex:アナログ入力電圧。
回路図、第２図はDAC1、２の入，出力関係を示す線図で
ある。 10:ランプ電圧発生器、11:制御回路、12:サンプルホー
ルド回路、13:クロツク回路、14:比較回路、16,18:DA
C、17,19:逐次比較レジスタ、Ex:アナログ入力電圧。
Claims (2)
- 【請求項１】アナログ信号を入力する入力端子と、ラン
プ出力を発生する出力端子を備えたランプ信号源と、前
記入力端子と前記ランプ信号源の出力端子とに電気接続
され、前記アナログ信号と前記ランプ出力を択一的に出
力するスイッチ手段と、該スイッチ手段に電気接続し該
スイッチ手段の前記出力をサンプリングして出力するサ
ンプリング手段と、比較入力端子と比較出力端子とを有
する比較手段と、前記サンプリング手段の前記出力を前
記比較入力端子に導入するための入力手段と、前記比較
入力端子に電気接続されたそれぞれの出力端子と、それ
ぞれの入力端子とを有する第１、第２のDAC手段と、前
記比較出力端子に電気接続されたそれぞれの入力端子
と、前記第１、第２のDAC手段のそれぞれの入力端子に
それぞれ電気接続された第１、第２の逐次比較レジスタ
と、前記ランプ信号源と前記スイッチ手段と前記サンプ
リング手段と前記第１、第２のDAC手段と前記第１、第
２の逐次比較レジスタとに電気接続され、それらの設定
制御と刻時を行うためのクロック及び制御手段とから成
り、前記第１、第２のDAC手段の入力デジタル値が前記
アナログ信号の変換出力となり、前記第１のDACの出力
アナログ信号の最小ステップは前記第２のDACの出力ア
ナログ信号の最大振幅より小さく選択されており、前記
ランプ信号が前記スイッチ手段から出力されるように設
定された補償モードにおける第２のDAC手段による第１
のDACの設定の切り換えによる不連続を後記（イ）及至
（ハ）のステップで決定するようにしたA-D変換器。 （イ）前記第１のDACが第１のデジタル値に設定されて
いるとき前記変換出力が第１の値をとるときの時刻を基
準時刻にした時間の第１の関数として前記変換出力を表
わすステップ。 （ロ）前記第１のDACが前記第１のデジタル値とは異な
る第２のデジタル値に設定されているとき前記時間の第
２の関数として前記変換出力を表わすステップ。 （ハ）前記第１、第２の関数の同一時刻における値の差
として前記不連続を求めるステップ。 - 【請求項２】前記第１のデジタル値が０である特許請求
の範囲第（１）項記載のA-D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005242A JPH0669143B2 (ja) | 1985-01-16 | 1985-01-16 | Ａ―ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005242A JPH0669143B2 (ja) | 1985-01-16 | 1985-01-16 | Ａ―ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61164334A JPS61164334A (ja) | 1986-07-25 |
| JPH0669143B2 true JPH0669143B2 (ja) | 1994-08-31 |
Family
ID=11605728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60005242A Expired - Lifetime JPH0669143B2 (ja) | 1985-01-16 | 1985-01-16 | Ａ―ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669143B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118467A (ja) | 2000-10-11 | 2002-04-19 | Denso Corp | Ａ／ｄ変換回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5871725A (ja) * | 1981-10-26 | 1983-04-28 | Yokogawa Hewlett Packard Ltd | アナログ・デジタル変換器 |
-
1985
- 1985-01-16 JP JP60005242A patent/JPH0669143B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61164334A (ja) | 1986-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5070332A (en) | Two-step subranging analog to digital converter | |
| JP2690905B2 (ja) | 直並列形ａｄ変換器 | |
| JPS58181323A (ja) | 較正機能付きデジタルアナログ変換器 | |
| CN114641935A (zh) | 模/数转换器 | |
| MY121974A (en) | Auto-calibrated digital-to-analog converter for a video display | |
| US4410880A (en) | Digital-to-analog converter and analog-to-digital converter with controllable bi-polar and uni-polar capability | |
| JPH0669143B2 (ja) | Ａ―ｄ変換器 | |
| EP0761037B1 (en) | Differential amplifier with signal-dependent offset, and multi-step dual-residue analog-to-digital converter including such a differential amplifier | |
| US5955979A (en) | System and method for compensating for glitch errors in a D/A converter | |
| JPS6161577B2 (ja) | ||
| SU594582A1 (ru) | Функциональный аналого-цифровой преобразователь | |
| JPS56164628A (en) | Parallel feedback type analog-to-digital converter | |
| JPH0774639A (ja) | 補間式デジタル／アナログ変換器 | |
| WO1990003066A1 (en) | Subranging analog-to-digital converter without delay line | |
| JPS6333377Y2 (ja) | ||
| JP3750757B2 (ja) | デジタル・アナログ変換方法およびデジタル・アナログ変換器 | |
| JPH0622331B2 (ja) | Ｄ―ａコンバータ | |
| SU1481890A1 (ru) | Цифроаналоговый преобразователь | |
| SU1480128A1 (ru) | Параллельно-последовательный аналого-цифровой преобразователь | |
| SU924856A1 (ru) | Аналого-цифровой преобразователь | |
| SU1157522A1 (ru) | Сравнивающее устройство | |
| SU718914A1 (ru) | Бипол рный аналого-цифровой преобразователь | |
| CN117169738A (zh) | 一种电池电量检测电路、芯片及电子设备 | |
| Modl et al. | 14 bit ΣΔ A Modulator with Multi Bit Feedback | |
| KR920003886B1 (ko) | 축차비교 적분형 아날로그 디지탈 변환기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |