JPH0669065B2 - 半導体装置の素子分離方法 - Google Patents
半導体装置の素子分離方法Info
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- JPH0669065B2 JPH0669065B2 JP59074189A JP7418984A JPH0669065B2 JP H0669065 B2 JPH0669065 B2 JP H0669065B2 JP 59074189 A JP59074189 A JP 59074189A JP 7418984 A JP7418984 A JP 7418984A JP H0669065 B2 JPH0669065 B2 JP H0669065B2
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- silicon
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の素子分離領域を形成する方法に関
する。
する。
（従来技術とその問題点） 従来、たとえば絶縁ゲート型電界効果トランジスタの素
子分離を形成する方法としてLOCOS（Local Oxidation o
f Silicon）法が多用されていた。LOCOS法は素子領域を
酸化速度の極めて遅いシリコン窒化膜で被覆し、熱酸化
することによって分離領域に厚い酸化膜を形成する方法
であるが、熱酸化膜がシリコン窒化膜端に喰い込む、い
わゆるバーズ・ビーク（bird′s beak）が必然的に形成
される。
子分離を形成する方法としてLOCOS（Local Oxidation o
f Silicon）法が多用されていた。LOCOS法は素子領域を
酸化速度の極めて遅いシリコン窒化膜で被覆し、熱酸化
することによって分離領域に厚い酸化膜を形成する方法
であるが、熱酸化膜がシリコン窒化膜端に喰い込む、い
わゆるバーズ・ビーク（bird′s beak）が必然的に形成
される。
このため、分離寸法はマスク寸法よりも大きくなり、結
果としてトランジスタのチャネル幅が減少するので、あ
らかじめマスク設計時にこの変化量を考慮しておく必要
がある上、この変化量は両側で1.5〜3.0μｍ程度にもな
り、素子の微細化や高密度化を著しく困難にしていた。
果としてトランジスタのチャネル幅が減少するので、あ
らかじめマスク設計時にこの変化量を考慮しておく必要
がある上、この変化量は両側で1.5〜3.0μｍ程度にもな
り、素子の微細化や高密度化を著しく困難にしていた。
素子分離領域を微細化するための改善方法として、分離
領域となすべき領域の半導体基板に微細な溝状穿口部を
設けて、溝の表面に絶縁膜を形成した後、段差被覆性の
優れた多結晶シリコンで穿口部を埋込む方法が、Yoichi
Tamaki等によってジャパニーズ・ジャーナル・オブ・
アプライド・フィジックス、1982年、サプリメント21−
１巻、37頁から40頁に記載されている。こうして溝埋込
み分離方法では溝内に埋込む材料として多結晶シリコン
が多用されているが、素子活性領域に堆積した多結晶シ
リコンを除去して平坦化する工程が必要となる。これは
通常反応性イオンエッチングなどの方向的なエッチング
方法が用いられるが、その工程が複雑で低歩留りである
こと、広いフィールド領域には従来のLOCOS法が用いら
れるので、素子分離に要するマスク工程が増えるなどの
欠点をもっていた。また、埋込まれた多結晶シリコンは
電気的に浮遊状態にあるので集積化した場合、リーク電
流が増えたり、不安定動作を引起したりする問題点もあ
った。
領域となすべき領域の半導体基板に微細な溝状穿口部を
設けて、溝の表面に絶縁膜を形成した後、段差被覆性の
優れた多結晶シリコンで穿口部を埋込む方法が、Yoichi
Tamaki等によってジャパニーズ・ジャーナル・オブ・
アプライド・フィジックス、1982年、サプリメント21−
１巻、37頁から40頁に記載されている。こうして溝埋込
み分離方法では溝内に埋込む材料として多結晶シリコン
が多用されているが、素子活性領域に堆積した多結晶シ
リコンを除去して平坦化する工程が必要となる。これは
通常反応性イオンエッチングなどの方向的なエッチング
方法が用いられるが、その工程が複雑で低歩留りである
こと、広いフィールド領域には従来のLOCOS法が用いら
れるので、素子分離に要するマスク工程が増えるなどの
欠点をもっていた。また、埋込まれた多結晶シリコンは
電気的に浮遊状態にあるので集積化した場合、リーク電
流が増えたり、不安定動作を引起したりする問題点もあ
った。
第１図は従来の溝埋込み型素子分離の製造工程の一例を
模式的に示した断面図で、11はシリコン基板、12はシリ
コン基板内に形成した溝、13は絶縁膜、14は多結晶シリ
コン膜、15はフィールド酸化膜、16は素子活性領域とい
う構成が多用されている。この従来方法では、シリコン
基板内に溝を形成し溝内を熱酸化法などで絶縁した後、
多結晶シリコンを厚く堆積すると溝内は多結晶シリコン
で埋込まれ、第１図（ａ）が得られる。素子活性領域の
多結晶シリコンを除去するために反応性イオンエッチン
グ法によって基板に対して垂直方向にエッチングすると
微細な溝内の多結晶シリコンは平坦化されるが、広い溝
内に多結晶シリコンは除去され、第１図（ｂ）となる。
これを避けるために第１図（ｃ）のように広いフィール
ド領域には従来のLOCOS法が用いられており、そのため
素子分離を形成するのにマスク工程が１回増える。また
埋込まれた多結晶シリコンは酸化膜などで絶縁されてい
るので、電源配線と接触させない限り、浮遊状態を保っ
ており、電気的な不安定状態を引起す原因ともなる。
模式的に示した断面図で、11はシリコン基板、12はシリ
コン基板内に形成した溝、13は絶縁膜、14は多結晶シリ
コン膜、15はフィールド酸化膜、16は素子活性領域とい
う構成が多用されている。この従来方法では、シリコン
基板内に溝を形成し溝内を熱酸化法などで絶縁した後、
多結晶シリコンを厚く堆積すると溝内は多結晶シリコン
で埋込まれ、第１図（ａ）が得られる。素子活性領域の
多結晶シリコンを除去するために反応性イオンエッチン
グ法によって基板に対して垂直方向にエッチングすると
微細な溝内の多結晶シリコンは平坦化されるが、広い溝
内に多結晶シリコンは除去され、第１図（ｂ）となる。
これを避けるために第１図（ｃ）のように広いフィール
ド領域には従来のLOCOS法が用いられており、そのため
素子分離を形成するのにマスク工程が１回増える。また
埋込まれた多結晶シリコンは酸化膜などで絶縁されてい
るので、電源配線と接触させない限り、浮遊状態を保っ
ており、電気的な不安定状態を引起す原因ともなる。
（発明の目的） 本発明は、上記欠点を除去し、素子分離領域を微細化で
き平坦化が極めて容易であり、分離領域形成工程でマス
ク工程が増えず、しかも分離領域が電気的に浮遊状態に
ならない半導体装置の素子分離方法を提供するものであ
る。
き平坦化が極めて容易であり、分離領域形成工程でマス
ク工程が増えず、しかも分離領域が電気的に浮遊状態に
ならない半導体装置の素子分離方法を提供するものであ
る。
（発明の構成） 本発明は、｛100｝面方位を有する半導体基板上に、〈1
00〉方向と平行な開口マスクパターンを形成する工程
と、基板を垂直状にエッチング除去する工程と、垂直状
の側壁に絶縁膜を形成する工程と、基板を除去した領域
の底部から基板表面に至る途中までエピタキシャル半導
体膜を堆積し、堆積した半導体膜の表面に厚い絶縁膜を
形成して表面が周囲とほぼ同じ高さの素子分離領域を形
成する工程と、を含むことを特徴とする。
00〉方向と平行な開口マスクパターンを形成する工程
と、基板を垂直状にエッチング除去する工程と、垂直状
の側壁に絶縁膜を形成する工程と、基板を除去した領域
の底部から基板表面に至る途中までエピタキシャル半導
体膜を堆積し、堆積した半導体膜の表面に厚い絶縁膜を
形成して表面が周囲とほぼ同じ高さの素子分離領域を形
成する工程と、を含むことを特徴とする。
（構成の詳細な説明） 第２図（ａ），（ｂ）は、本発明の方法で形成される構
造を第１図（ｃ）に対比して示した模式的断面図で、21
は｛100｝面方位の単結晶シリコン基板、22はそれに設
けた溝、23は絶縁膜、24は選択エピタキシャルシリコン
膜、25はフィールド酸化膜、26は素子活性領域表面をそ
れぞれ示すものである。
造を第１図（ｃ）に対比して示した模式的断面図で、21
は｛100｝面方位の単結晶シリコン基板、22はそれに設
けた溝、23は絶縁膜、24は選択エピタキシャルシリコン
膜、25はフィールド酸化膜、26は素子活性領域表面をそ
れぞれ示すものである。
本発明の方法では、基板表面に対してほぼ垂直な溝の側
壁にのみ絶縁膜を設け、露出した溝底面のシリコン基板
から選択的にエピタキシャルシリコン膜を堆積し、溝内
を埋込むことが特徴的である。本発明を用いることによ
り微細な分離領域や広い分離領域となる溝部が一回の工
程によって同時に、しかも平坦に埋込まれる。しかもエ
ピタキシャル成長中に不純物を導入し、チャネルストッ
パーを同時に形成することも可能で、さらに埋込まれた
シリコンは基板と接続されているので、電気的浮遊状態
になく、従来の問題点が改善される。
壁にのみ絶縁膜を設け、露出した溝底面のシリコン基板
から選択的にエピタキシャルシリコン膜を堆積し、溝内
を埋込むことが特徴的である。本発明を用いることによ
り微細な分離領域や広い分離領域となる溝部が一回の工
程によって同時に、しかも平坦に埋込まれる。しかもエ
ピタキシャル成長中に不純物を導入し、チャネルストッ
パーを同時に形成することも可能で、さらに埋込まれた
シリコンは基板と接続されているので、電気的浮遊状態
になく、従来の問題点が改善される。
第３図（ａ）は素子活性領域の矩形周囲の四辺がおのお
の＜110＞方向と平行である場合の平面図で（ｂ）はA
A′切断によるエピタキシャル膜24の断面を示したもの
である。シリコン基板の溝部の壁面が垂直状に形成され
ていると、その壁面がすべてシリコンの｛110｝面に近
い面を有する。このため溝内に選択的なシリコンのエピ
タキシャル成長を施すと、絶縁膜と接するシリコン単結
晶領域に｛110｝面から20〜24゜程度傾いた｛311｝ある
いは｛411｝の面方位をもつ４回対称の傾斜面、いわゆ
るファセットが形成される。
の＜110＞方向と平行である場合の平面図で（ｂ）はA
A′切断によるエピタキシャル膜24の断面を示したもの
である。シリコン基板の溝部の壁面が垂直状に形成され
ていると、その壁面がすべてシリコンの｛110｝面に近
い面を有する。このため溝内に選択的なシリコンのエピ
タキシャル成長を施すと、絶縁膜と接するシリコン単結
晶領域に｛110｝面から20〜24゜程度傾いた｛311｝ある
いは｛411｝の面方位をもつ４回対称の傾斜面、いわゆ
るファセットが形成される。
このファセットの生成は絶縁膜界面に核成長した時、成
長速度の遅い表面が伸びてくることによると考えられ
る。溝幅が１μｍ以下の微細寸法になってくると、溝内
のエピタキシャル膜はすでに｛311｝あるいは｛411｝面
だけが現われているので、広いフィールド領域のエピタ
キシャル膜の表面厚みよりも著しく薄くなり、平坦化が
困難である。
長速度の遅い表面が伸びてくることによると考えられ
る。溝幅が１μｍ以下の微細寸法になってくると、溝内
のエピタキシャル膜はすでに｛311｝あるいは｛411｝面
だけが現われているので、広いフィールド領域のエピタ
キシャル膜の表面厚みよりも著しく薄くなり、平坦化が
困難である。
第４図（ａ），（ｂ）は、第３図に対応して示した、本
発明によって形成される構造を示したものであるが、素
子活性領域となる矩形部の四辺がおのおの＜100＞方向
と平行であることが相異点である。矩形部壁面はほぼシ
リコンの｛100｝面から構成されているので、成長速度
の非常に遅い｛111｝、｛311｝、｛411｝などによるフ
ァセットはほとんど形成されない。
発明によって形成される構造を示したものであるが、素
子活性領域となる矩形部の四辺がおのおの＜100＞方向
と平行であることが相異点である。矩形部壁面はほぼシ
リコンの｛100｝面から構成されているので、成長速度
の非常に遅い｛111｝、｛311｝、｛411｝などによるフ
ァセットはほとんど形成されない。
こうして本発明を用いることにより、マスク工程を増や
すことがなく、極めて微細で、平坦な素子分離領域を形
成することができる。
すことがなく、極めて微細で、平坦な素子分離領域を形
成することができる。
（実施例） 次に本発明の実施例を図を用いて説明する。第５図
（ａ）〜（ｆ）は実施例としてｎチャンネルMOS電界効
果トランジスタからなる集積回路の製造工程を工程順に
説明するための模式的断面図である。（100）面を有
し、＜100＞方向にオリエンテーションフラットを有す
るｐ型単結晶シリコン基板31上に熱酸化膜32およびシリ
コン窒化膜33およびCVD法によるシリコン酸化膜34から
なる三層絶縁膜を形成し、通常の写真蝕刻技術によって
シリコン穿口部を設けるためのレジストパターンを形成
し、前述の三層絶縁膜に転写する。続いてレジスト膜を
除去し、酸化膜34をマスクとしてシリコン基板31を深さ
約２μｍエッチングし、垂直状の溝35を形成する。垂直
状の溝壁面を得るために方向性エッチング手法である反
応性イオンエッチング法を使用する。またマスク用酸化
膜34の膜厚はシリコン基板内溝の深さに比例して決めら
れ、通常ある溝深さに対して、1/5〜1/10程度の酸化膜
厚が用いられる。こうして第５図（ａ）が得られる。
（ａ）〜（ｆ）は実施例としてｎチャンネルMOS電界効
果トランジスタからなる集積回路の製造工程を工程順に
説明するための模式的断面図である。（100）面を有
し、＜100＞方向にオリエンテーションフラットを有す
るｐ型単結晶シリコン基板31上に熱酸化膜32およびシリ
コン窒化膜33およびCVD法によるシリコン酸化膜34から
なる三層絶縁膜を形成し、通常の写真蝕刻技術によって
シリコン穿口部を設けるためのレジストパターンを形成
し、前述の三層絶縁膜に転写する。続いてレジスト膜を
除去し、酸化膜34をマスクとしてシリコン基板31を深さ
約２μｍエッチングし、垂直状の溝35を形成する。垂直
状の溝壁面を得るために方向性エッチング手法である反
応性イオンエッチング法を使用する。またマスク用酸化
膜34の膜厚はシリコン基板内溝の深さに比例して決めら
れ、通常ある溝深さに対して、1/5〜1/10程度の酸化膜
厚が用いられる。こうして第５図（ａ）が得られる。
次に熱酸化膜36を厚さ約50nm形成した後、シリコン窒化
膜37を厚さ約50nm堆積し、続いて反応性イオンエッチン
グ法によって方向性エッチングを施すと、穿口部側壁に
のみ熱酸化膜36およびシリコン窒化膜37を残すことがで
きる。
膜37を厚さ約50nm堆積し、続いて反応性イオンエッチン
グ法によって方向性エッチングを施すと、穿口部側壁に
のみ熱酸化膜36およびシリコン窒化膜37を残すことがで
きる。
次にアニール法などによってドライエッチング損傷を除
去した後、SiH2Cl2とHClとB2H6の混合ガスをH2で輸送し
てｐ型の選択エピタキシャル膜38を約1.6μｍの膜厚で
成長し、溝部に埋込む。ｐ型のエピタキシャルシリコン
膜はチャネルストッパーの役割を果し、エピタキシャル
膜厚は、その後の熱酸化工程における体積膨張を考慮
し、最終的に平坦になうように決められる。こうして第
５図（ｂ）が得られる。
去した後、SiH2Cl2とHClとB2H6の混合ガスをH2で輸送し
てｐ型の選択エピタキシャル膜38を約1.6μｍの膜厚で
成長し、溝部に埋込む。ｐ型のエピタキシャルシリコン
膜はチャネルストッパーの役割を果し、エピタキシャル
膜厚は、その後の熱酸化工程における体積膨張を考慮
し、最終的に平坦になうように決められる。こうして第
５図（ｂ）が得られる。
次に熱酸化し、0.8μｍフィールド酸化膜39を形成する
と、その工程時に発生するバーズビークは素子活性領域
の表面および側壁を被覆したシリコン窒化膜33あるいは
37で阻止され、事実上発生しない。この状態は第５図
（ｃ）で示される。次にシリコン窒化膜33および下敷熱
酸化膜32を熱リン酸あるいは希フッ酸を用いて除去し、
改めて熱酸化法によって所望の膜厚のゲート酸化膜40を
形成し、続いて適切なしきい値電圧値を得るためのチャ
ネルドープ41をイオン注入によって形成すると第５図
（ｄ）が得られる。
と、その工程時に発生するバーズビークは素子活性領域
の表面および側壁を被覆したシリコン窒化膜33あるいは
37で阻止され、事実上発生しない。この状態は第５図
（ｃ）で示される。次にシリコン窒化膜33および下敷熱
酸化膜32を熱リン酸あるいは希フッ酸を用いて除去し、
改めて熱酸化法によって所望の膜厚のゲート酸化膜40を
形成し、続いて適切なしきい値電圧値を得るためのチャ
ネルドープ41をイオン注入によって形成すると第５図
（ｄ）が得られる。
そしてリンをドープした多結晶シリコンをCVD法を用い
て堆積し、写真蝕刻法を用いて多結晶シリコンゲート電
極42を形成し、続いて全面に砒素などのｎ型不純物をイ
オン注入によって打込むとソース・ドレイン領域43が形
成される。こうして第５図（ｅ）が得られる。
て堆積し、写真蝕刻法を用いて多結晶シリコンゲート電
極42を形成し、続いて全面に砒素などのｎ型不純物をイ
オン注入によって打込むとソース・ドレイン領域43が形
成される。こうして第５図（ｅ）が得られる。
次に適当なイオン注入アニールを施こし、層間絶縁膜と
してCVDシリコン酸化膜44を堆積した後、写真蝕刻技術
によってコンタクト穴45を開孔し、従来法と同様なアル
ミニウム金属配線46を形成する。適切なアロイ工程によ
って良好なオーミック接触が得られ、第５図（ｆ）とな
る。
してCVDシリコン酸化膜44を堆積した後、写真蝕刻技術
によってコンタクト穴45を開孔し、従来法と同様なアル
ミニウム金属配線46を形成する。適切なアロイ工程によ
って良好なオーミック接触が得られ、第５図（ｆ）とな
る。
この実施例ではシリコンのｎチャネルMOSデバイスに対
して述べたものであるが、CMOSデバイスあるいはGaAsな
どのデバイスにも本発明を適用することができる。
して述べたものであるが、CMOSデバイスあるいはGaAsな
どのデバイスにも本発明を適用することができる。
また溝の深さは特に制限されることはなく、バイポーラ
トランジスタやMISとバイポーラとを組合わせたBiMOSデ
バイスにも適用することができる。
トランジスタやMISとバイポーラとを組合わせたBiMOSデ
バイスにも適用することができる。
本実施例ではフィールド酸化膜39の形成方法にLOCOS法
と同様な熱酸化法を用いたが、別にそれに限る必要はな
く、RFバイアススパッタ法で絶縁膜を平坦に埋めこむ方
法やCVD法をスパッタ法あるいはCVD法とシリカ塗布法を
くみあわせて平坦にする方法等でもよい。
と同様な熱酸化法を用いたが、別にそれに限る必要はな
く、RFバイアススパッタ法で絶縁膜を平坦に埋めこむ方
法やCVD法をスパッタ法あるいはCVD法とシリカ塗布法を
くみあわせて平坦にする方法等でもよい。
（発明の効果） こうして得られた集積回路は素子分離領域の微細化によ
って著しく高密度・高集積化が可能で、しかもマスク工
程も増えず、分離領域が電気的に浮遊状態になることが
なく、特殊な微細化装置を用いなくても製造の信頼性や
歩留りが高い。
って著しく高密度・高集積化が可能で、しかもマスク工
程も増えず、分離領域が電気的に浮遊状態になることが
なく、特殊な微細化装置を用いなくても製造の信頼性や
歩留りが高い。
第１図（ａ），（ｂ），（ｃ）は従来の溝埋込み型分離
の構造を模式的に示した断面図で、第２図（ａ），
（ｂ）は第１図に対比して示した本発明構造の模式的断
面図を示す。第３図（ａ），（ｂ）はそれぞれ矩形の４
辺がおのおの｛110｝方向と平行となるように配した場
合の選択エピタキシャル成長後の表面および断面を示し
た模式的平面図及び断面図で、第４図（ａ），（ｂ）は
それぞれ矩形の４辺がおのおの｛100｝方向と平行とな
るように配した場合の第３図に対応する模式的平面図及
び断面図である。第５図（ａ）〜（ｆ）はｎチャネルMO
S電界効果トランジスタからなる集積回路の製造工程を
説明する概略断面図であり、図中の番号および記号は、 11,21,31……｛100｝シリコン基板 12,35……シリコン基板内の溝部 13,22……側壁を被覆した絶縁膜 14……多結晶シリコン 32,36……薄い熱酸化膜 33,37……シリコン窒化膜 34……シリコン酸化膜 23,38……選択シリコンエピタキシャル膜 15,24,39……フィールド酸化膜 16……素子活性領域の表面 25……第１半導体層の素子活性領域の表面 26……第２半導体層の素子活性領域の表面 40……ゲート酸化膜 41……チャネルドープ領域 42……多結晶シリコンゲート電極 43……ソース・ドレイン領域 44……層間絶縁膜 45……コンタクト穴 46……アルミニウム配線 をそれぞれ示す。
の構造を模式的に示した断面図で、第２図（ａ），
（ｂ）は第１図に対比して示した本発明構造の模式的断
面図を示す。第３図（ａ），（ｂ）はそれぞれ矩形の４
辺がおのおの｛110｝方向と平行となるように配した場
合の選択エピタキシャル成長後の表面および断面を示し
た模式的平面図及び断面図で、第４図（ａ），（ｂ）は
それぞれ矩形の４辺がおのおの｛100｝方向と平行とな
るように配した場合の第３図に対応する模式的平面図及
び断面図である。第５図（ａ）〜（ｆ）はｎチャネルMO
S電界効果トランジスタからなる集積回路の製造工程を
説明する概略断面図であり、図中の番号および記号は、 11,21,31……｛100｝シリコン基板 12,35……シリコン基板内の溝部 13,22……側壁を被覆した絶縁膜 14……多結晶シリコン 32,36……薄い熱酸化膜 33,37……シリコン窒化膜 34……シリコン酸化膜 23,38……選択シリコンエピタキシャル膜 15,24,39……フィールド酸化膜 16……素子活性領域の表面 25……第１半導体層の素子活性領域の表面 26……第２半導体層の素子活性領域の表面 40……ゲート酸化膜 41……チャネルドープ領域 42……多結晶シリコンゲート電極 43……ソース・ドレイン領域 44……層間絶縁膜 45……コンタクト穴 46……アルミニウム配線 をそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−32984（ＪＰ，Ａ) 特開 昭60−161631（ＪＰ，Ａ) 特開 昭60−198841（ＪＰ，Ａ) 特開 昭60−224242（ＪＰ，Ａ)
Claims (1)
- 【請求項１】｛100｝面方位を有する半導体基板上に、
〈100〉方向と平行な開口マスクパターンを形成する工
程と、基板を垂直状にエッチング除去する工程と、垂直
状の側壁に絶縁膜を形成する工程と、基板を除去した領
域の底部から基板表面に至る途中までエピタキシャル半
導体膜を堆積し、堆積した半導体膜の表面に厚い絶縁膜
を形成して表面が周囲とほぼ同じ高さの素子分離領域を
形成する工程と、を含む半導体装置の素子分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074189A JPH0669065B2 (ja) | 1984-04-13 | 1984-04-13 | 半導体装置の素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59074189A JPH0669065B2 (ja) | 1984-04-13 | 1984-04-13 | 半導体装置の素子分離方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60218854A JPS60218854A (ja) | 1985-11-01 |
| JPH0669065B2 true JPH0669065B2 (ja) | 1994-08-31 |
Family
ID=13539970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59074189A Expired - Lifetime JPH0669065B2 (ja) | 1984-04-13 | 1984-04-13 | 半導体装置の素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669065B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011114160A (ja) * | 2009-11-26 | 2011-06-09 | Sumitomo Chemical Co Ltd | 半導体基板、電子デバイスおよび半導体基板の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432984A (en) * | 1977-08-19 | 1979-03-10 | Hitachi Ltd | Integrated circuit device |
| JPH0669066B2 (ja) * | 1984-02-01 | 1994-08-31 | 株式会社日立製作所 | 半導体装置の製造方法 |
-
1984
- 1984-04-13 JP JP59074189A patent/JPH0669065B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60218854A (ja) | 1985-11-01 |
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