JPH0119303B2 - - Google Patents
Info
- Publication number
- JPH0119303B2 JPH0119303B2 JP56111931A JP11193181A JPH0119303B2 JP H0119303 B2 JPH0119303 B2 JP H0119303B2 JP 56111931 A JP56111931 A JP 56111931A JP 11193181 A JP11193181 A JP 11193181A JP H0119303 B2 JPH0119303 B2 JP H0119303B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- voltage
- mos
- transistor
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 48
- 230000005669 field effect Effects 0.000 claims description 16
- 230000000694 effects Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 238000000605 extraction Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明はMOS型電界効果トランジスタを用
いたアナログスイツチ装置に関する。
いたアナログスイツチ装置に関する。
アナログスイツチ装置とは、この装置を制御す
るクロツク信号によつてその状態がオン（導通）
状態あるいはオフ（非導通）状態に切り替わり、
オン状態のときには入力情報、すなわちアナログ
入力信号が出力に伝達され、オフ状態のときには
アナログ入力信号が伝達されないような装置であ
る。
るクロツク信号によつてその状態がオン（導通）
状態あるいはオフ（非導通）状態に切り替わり、
オン状態のときには入力情報、すなわちアナログ
入力信号が出力に伝達され、オフ状態のときには
アナログ入力信号が伝達されないような装置であ
る。
第１図は従来のアナログスイツチ装置の回路構
成図である。この装置は、Ｎチヤネルでエンハン
スメント型のMOS型電界効果トランジスタ（以
下MOSトランジスタと略称する）１のソース電
極ＳとＰチヤネルでエンハンスメント型のMOS
トランジスタ２のドレイン電極Ｄとを接続し、こ
の接続点をアナログ入力信号INの供給端子３に
接続し、また上記MOSトランジスタ１のドレイ
ン電極ＤとMOSトランジスタ２のソース電極Ｓ
とを接続し、この接続点をアナログ出力信号
OUTの取り出し端子４に接続し、さらに上記
MOSトランジスタ１のゲート電極Ｇにはクロツ
ク信号φを、MOSトランジスタ２のゲート電極
Ｇにはクロツク信号φと相補対をなすクロツク信
号をそれぞれ供給し、またＮチヤネルのMOS
トランジスタ１の基板電極Ｂには上記クロツク信
号φ，の低電位に相当する電圧VSS（たとえば
0Vあるいは負極性電圧）を、ＰチヤネルのMOS
トランジスタ２の基板電極Ｂにはクロツク信号
φ，の高電位に相当する電圧VDD（たとえば正
極性電圧）をそれぞれ供給することによつて構成
されている。
成図である。この装置は、Ｎチヤネルでエンハン
スメント型のMOS型電界効果トランジスタ（以
下MOSトランジスタと略称する）１のソース電
極ＳとＰチヤネルでエンハンスメント型のMOS
トランジスタ２のドレイン電極Ｄとを接続し、こ
の接続点をアナログ入力信号INの供給端子３に
接続し、また上記MOSトランジスタ１のドレイ
ン電極ＤとMOSトランジスタ２のソース電極Ｓ
とを接続し、この接続点をアナログ出力信号
OUTの取り出し端子４に接続し、さらに上記
MOSトランジスタ１のゲート電極Ｇにはクロツ
ク信号φを、MOSトランジスタ２のゲート電極
Ｇにはクロツク信号φと相補対をなすクロツク信
号をそれぞれ供給し、またＮチヤネルのMOS
トランジスタ１の基板電極Ｂには上記クロツク信
号φ，の低電位に相当する電圧VSS（たとえば
0Vあるいは負極性電圧）を、ＰチヤネルのMOS
トランジスタ２の基板電極Ｂにはクロツク信号
φ，の高電位に相当する電圧VDD（たとえば正
極性電圧）をそれぞれ供給することによつて構成
されている。
このような装置において、いま、クロツク信号
φをＨレベル（VDD）、クロツク信号をＬレベ
ル（VSS）にそれぞれ設定すると、上記Ｎチヤネ
ル、Ｐチヤネルの両MOSトランジスタ１，２は
オン状態となつてその抵抗RN，RPはそれぞれ小
さなものとなり、入力信号INが両MOSトランジ
スタ１，２を介して伝達され、端子４からは出力
信号OUTが取り出される。一方、クロツク信号
φをＬレベル、クロツク信号をＨレベルにそれ
ぞれ設定すると、両MOSトランジスタ１，２は
オフ状態となつてその抵抗RN，RPはそれぞれ極
めて大きなものとなり、入力信号INは端子４に
伝達されず、出力信号OUTは取り出されない。
φをＨレベル（VDD）、クロツク信号をＬレベ
ル（VSS）にそれぞれ設定すると、上記Ｎチヤネ
ル、Ｐチヤネルの両MOSトランジスタ１，２は
オン状態となつてその抵抗RN，RPはそれぞれ小
さなものとなり、入力信号INが両MOSトランジ
スタ１，２を介して伝達され、端子４からは出力
信号OUTが取り出される。一方、クロツク信号
φをＬレベル、クロツク信号をＨレベルにそれ
ぞれ設定すると、両MOSトランジスタ１，２は
オフ状態となつてその抵抗RN，RPはそれぞれ極
めて大きなものとなり、入力信号INは端子４に
伝達されず、出力信号OUTは取り出されない。
ところでアナログスイツチ装置では、入力信号
INがMOSトランジスタ１，２を通つても、出力
信号OUTの電圧を入力信号INの電圧に等しくす
るかあるいは直線的に比例させる必要があり、こ
のためには両MOSトランジスタ１，２のオン時
に端子３，４間の抵抗値を常に一定にしておく必
要がある。しかしながら、従来のアナログスイツ
チ装置では、端子３，４間の抵抗は、端子３ある
いは４の電圧に従つて変化してしまう。これは
MOSトランジスタにはソース―基板バイアス効
果（バツクゲートバイアス効果）があり、この効
果によつてMOSトランジスタのしきい値が変化
してしまい、これによつてMOSトランジスタの
オン抵抗が影響を受けるからである。すなわち、
MOSトランジスタのオン抵抗Ｒには次のような
比例式が成立する。
INがMOSトランジスタ１，２を通つても、出力
信号OUTの電圧を入力信号INの電圧に等しくす
るかあるいは直線的に比例させる必要があり、こ
のためには両MOSトランジスタ１，２のオン時
に端子３，４間の抵抗値を常に一定にしておく必
要がある。しかしながら、従来のアナログスイツ
チ装置では、端子３，４間の抵抗は、端子３ある
いは４の電圧に従つて変化してしまう。これは
MOSトランジスタにはソース―基板バイアス効
果（バツクゲートバイアス効果）があり、この効
果によつてMOSトランジスタのしきい値が変化
してしまい、これによつてMOSトランジスタの
オン抵抗が影響を受けるからである。すなわち、
MOSトランジスタのオン抵抗Ｒには次のような
比例式が成立する。
Ｒ∝１／VGS−Vth …(1)
VGS：ゲート電極とソース電極との間のバイア
ス電圧 Vth：しきい値 さらにMOSトランジスタのしきい値Vthは次式
で表わされる。
ス電圧 Vth：しきい値 さらにMOSトランジスタのしきい値Vthは次式
で表わされる。
Vth＝Vth0＋tOX／εOX・√２・・S・
・（√2F＋BS−√2F） …(2)
Vth0：直性のしきい値（ソース電極と基板電
極との間のバイアス電圧が0Vの時） tOX：ゲート酸化膜の膜厚 εOX：ゲート酸化膜の誘電率 εS：シリコンの誘電率 ｑ：電子の電荷量 Ｎ：基板不純物濃度 VBS：ソース電極と基板電極との間のバイア
ス電圧 φF：フエルミ準位 上記(2)式から明かなようにVBSが大きくなると
しきい値Vthも大きくなり、またVthが大きくなる
と前記(1)式よりＲは大きくなる。
極との間のバイアス電圧が0Vの時） tOX：ゲート酸化膜の膜厚 εOX：ゲート酸化膜の誘電率 εS：シリコンの誘電率 ｑ：電子の電荷量 Ｎ：基板不純物濃度 VBS：ソース電極と基板電極との間のバイア
ス電圧 φF：フエルミ準位 上記(2)式から明かなようにVBSが大きくなると
しきい値Vthも大きくなり、またVthが大きくなる
と前記(1)式よりＲは大きくなる。
さらに前記第１図に示すアナログスイツチ装置
のＮチヤネルのMOSトランジスタ１を、第２図
に示すようにＮ型半導体基板１１内に拡散法等に
よつて形成されたＰウエル領域１２内に設け、ま
たＰチヤネルのMOSトランジスタ２は基板１１
内に設ける場合、Ｐウエル領域１２の不純物濃度
が基板１１のそれよりも当然大きくなるために、
ＮチヤネルのMOSトランジスタ１のしきい値の
ソース―基板バイアス効果に対する感度がＰチヤ
ネルのMOSトランジスタ２のそれよりも高くな
り、普通は約３倍程度高くなる。したがつて両
MOSトランジスタ１，２のオン時に、端子３に
与える入力信号INの電圧をVSS（0V）からVDD（＋
5V）まで変化させた場合には、第３図の特性図
に示すように、MOSトランジスタ１の抵抗RNと
MOSトランジスタ２の抵抗RPとの特性が対称と
ならず、この結果、入力信号INの中間電圧であ
る１／２VDD（＋2.5V）付近で、RNとRPの並列抵抗で ある端子３，４間の抵抗RON（＝RN・RP／RN＋RP）が高
い 値となる。
のＮチヤネルのMOSトランジスタ１を、第２図
に示すようにＮ型半導体基板１１内に拡散法等に
よつて形成されたＰウエル領域１２内に設け、ま
たＰチヤネルのMOSトランジスタ２は基板１１
内に設ける場合、Ｐウエル領域１２の不純物濃度
が基板１１のそれよりも当然大きくなるために、
ＮチヤネルのMOSトランジスタ１のしきい値の
ソース―基板バイアス効果に対する感度がＰチヤ
ネルのMOSトランジスタ２のそれよりも高くな
り、普通は約３倍程度高くなる。したがつて両
MOSトランジスタ１，２のオン時に、端子３に
与える入力信号INの電圧をVSS（0V）からVDD（＋
5V）まで変化させた場合には、第３図の特性図
に示すように、MOSトランジスタ１の抵抗RNと
MOSトランジスタ２の抵抗RPとの特性が対称と
ならず、この結果、入力信号INの中間電圧であ
る１／２VDD（＋2.5V）付近で、RNとRPの並列抵抗で ある端子３，４間の抵抗RON（＝RN・RP／RN＋RP）が高
い 値となる。
このように従来では、入出力端子間の抵抗が一
定とはならないために、出力信号OUTに大きな
歪が発生するという欠点がある。
定とはならないために、出力信号OUTに大きな
歪が発生するという欠点がある。
この発明は上記のような事情を考慮してなされ
たもので、その目的とするところは、MOS型電
界効果トランジスタの基板電極にアナログ信号電
圧にほぼ等しいバイアス電圧を供給してこのトラ
ンジスタのソース―基板バイアス効果を極めて小
さくしてしきい値の変動をなくし、これによつて
アナログ信号の入出力端間の抵抗値を一定にし、
もつて歪の少ない出力信号を得ることができるア
ナログスイツチ装置を提供することにある。
たもので、その目的とするところは、MOS型電
界効果トランジスタの基板電極にアナログ信号電
圧にほぼ等しいバイアス電圧を供給してこのトラ
ンジスタのソース―基板バイアス効果を極めて小
さくしてしきい値の変動をなくし、これによつて
アナログ信号の入出力端間の抵抗値を一定にし、
もつて歪の少ない出力信号を得ることができるア
ナログスイツチ装置を提供することにある。
以下図面を参照してこの発明の一実施例を説明
する。第４図はこの発明に係るアナログスイツチ
装置の回路構成図である。この装置ではＮチヤネ
ルのMOSトランジスタ１の基板電極ＢにVSSを供
給する代りに、もう一つのＮチヤネルのエンハン
スメント型のMOSトランジスタ５のソース電極
Ｓを接続し、またこのMOSトランジスタ５のド
レイン電極ＤをMOSトランジスタ１のゲート電
極Ｇに、ゲート電極Ｇを端子３に、基板電極Ｂを
そのソース電極Ｓにそれぞれ接続するようにした
ものである。すなわち、MOSトランジスタ１の
基板電極Ｂは、入力信号INをゲート入力とする
MOSトランジスタ５を介してクロツク信号φ供
給点に接続されている。なお、従来と同様に、Ｎ
チヤネルのMOSトランジスタ１は、第２図に示
すようにＮ型半導体基板１１内に拡散法等によつ
て形成されたＰウエル領域１２内に設けられ、ま
たＰチヤネルのMOSトランジスタ２は基板１１
内に設けられている。
する。第４図はこの発明に係るアナログスイツチ
装置の回路構成図である。この装置ではＮチヤネ
ルのMOSトランジスタ１の基板電極ＢにVSSを供
給する代りに、もう一つのＮチヤネルのエンハン
スメント型のMOSトランジスタ５のソース電極
Ｓを接続し、またこのMOSトランジスタ５のド
レイン電極ＤをMOSトランジスタ１のゲート電
極Ｇに、ゲート電極Ｇを端子３に、基板電極Ｂを
そのソース電極Ｓにそれぞれ接続するようにした
ものである。すなわち、MOSトランジスタ１の
基板電極Ｂは、入力信号INをゲート入力とする
MOSトランジスタ５を介してクロツク信号φ供
給点に接続されている。なお、従来と同様に、Ｎ
チヤネルのMOSトランジスタ１は、第２図に示
すようにＮ型半導体基板１１内に拡散法等によつ
て形成されたＰウエル領域１２内に設けられ、ま
たＰチヤネルのMOSトランジスタ２は基板１１
内に設けられている。
上記構成でなるアナログスイツチ装置におい
て、まず、クロツク信号φをＨレベル、クロツク
信号をＬレベルにそれぞれ設定した場合、
MOSトランジスタ１，２は共にオン状態になる。
次に上記両MOSトランジスタ１，２がオン状態
の場合に、従来のように端子３，４間の抵抗RON
が高くなる、入力信号INの電圧が１／２VDD（＋ 2.5V）の時は、MOSトランジスタ５はオン状態
であり、MOSトランジスタ１の基板電極Ｂの電
圧はVIN−Vth5＝１／２VDD−Vth5（Vth5はMOSトラン ジスタ５のしきい値）に漸近する。したがつて
MOSトランジスタ１に関しては、基板電極Ｂの
電圧が入力信号INの電位VINにほぼ等しいVIN−
Vth5であり、ソース電極Ｓの電圧がVINとなつて
いるために、ソース、基板間電圧VBSは高々MOS
トランジスタ５のしきい値Vth5となる。このVth5
の値はVINが変化してもほとんど変化せず一定で
あるため、MOSトランジスタ１に与えられるソ
ース―基板バイアス効果は極めて小さなものとな
る。したがつて、MOSトランジスタ１のオン抵
抗のしきい値変動による変化はほとんどなくすこ
とができる。
て、まず、クロツク信号φをＨレベル、クロツク
信号をＬレベルにそれぞれ設定した場合、
MOSトランジスタ１，２は共にオン状態になる。
次に上記両MOSトランジスタ１，２がオン状態
の場合に、従来のように端子３，４間の抵抗RON
が高くなる、入力信号INの電圧が１／２VDD（＋ 2.5V）の時は、MOSトランジスタ５はオン状態
であり、MOSトランジスタ１の基板電極Ｂの電
圧はVIN−Vth5＝１／２VDD−Vth5（Vth5はMOSトラン ジスタ５のしきい値）に漸近する。したがつて
MOSトランジスタ１に関しては、基板電極Ｂの
電圧が入力信号INの電位VINにほぼ等しいVIN−
Vth5であり、ソース電極Ｓの電圧がVINとなつて
いるために、ソース、基板間電圧VBSは高々MOS
トランジスタ５のしきい値Vth5となる。このVth5
の値はVINが変化してもほとんど変化せず一定で
あるため、MOSトランジスタ１に与えられるソ
ース―基板バイアス効果は極めて小さなものとな
る。したがつて、MOSトランジスタ１のオン抵
抗のしきい値変動による変化はほとんどなくすこ
とができる。
次にクロツク信号φをＬレベル、クロツク信号
φをＨレベルにそれぞれ設定した場合、MOSト
ランジスタ５のドレイン電極Ｄの電位はＬレベル
（VSS）となり、この時、VINがVth5よりも高けれ
ばMOSトランジスタ５はオン状態になつて、
MOSトランジスタ１の基板電極Ｂにはクロツク
信号φのＬレベル電位すなわちVSSが与えられる。
一方、VINがVth5よりも低ければMOSトランジス
タ５はオフ状態となるが、MOSトランジスタ１
の基板電極Ｂが設けられる前記Ｐウエル領域１２
とＮ型半導体基板１１との間にはPN接合ダイオ
ードが形成されており、このPN接合ダイオード
のカソード側はVSSに保たれているため、この場
合にもMOSトランジスタ１の基板電極Ｂの電圧
はVSSに近い十分低い値に設定される。したがつ
てこの場合、MOSトランジスタ１はオフ状態、
また、MOSトランジスタ２もオフ状態となるた
めに、その両抵抗RN，RPは極めて大きな値とな
り、この結果、入力信号INは端子４に伝達され
ず、出力信号OUTは取り出されない。
φをＨレベルにそれぞれ設定した場合、MOSト
ランジスタ５のドレイン電極Ｄの電位はＬレベル
（VSS）となり、この時、VINがVth5よりも高けれ
ばMOSトランジスタ５はオン状態になつて、
MOSトランジスタ１の基板電極Ｂにはクロツク
信号φのＬレベル電位すなわちVSSが与えられる。
一方、VINがVth5よりも低ければMOSトランジス
タ５はオフ状態となるが、MOSトランジスタ１
の基板電極Ｂが設けられる前記Ｐウエル領域１２
とＮ型半導体基板１１との間にはPN接合ダイオ
ードが形成されており、このPN接合ダイオード
のカソード側はVSSに保たれているため、この場
合にもMOSトランジスタ１の基板電極Ｂの電圧
はVSSに近い十分低い値に設定される。したがつ
てこの場合、MOSトランジスタ１はオフ状態、
また、MOSトランジスタ２もオフ状態となるた
めに、その両抵抗RN，RPは極めて大きな値とな
り、この結果、入力信号INは端子４に伝達され
ず、出力信号OUTは取り出されない。
第５図は上記実施例装置において、両MOSト
ランジスタ１，２のオン時に、端子３に与える入
力信号INの電圧を0Vから＋5Vまで変化させた場
合の、MOSトランジスタ１の抵抗RNとMOSトラ
ンジスタ２の抵抗RP、およびRNとRPの並列抵抗
として表わされる端子３，４間の抵抗RONそれぞ
れの特性を表わすものである。前記第３図に示す
従来装置の特性図では、入力信号INの電圧が＋
2.5V付近でＮチヤネルのMOSトランジスタ１の
ΔVthが増加し、RNの値が大きく変化していたが、
上記実施例装置では第５図に示すように、RNと
RPとは、入力信号INの電圧が約＋2.5V付近で線
対称となるような変化をしている。すなわち、こ
れはＮチヤネルのMOSトランジスタ１の基板電
極ＢとMOSトランジスタ１のオン時に所定電圧
VDD（Ｈレベル）となるクロツク信号φとの間に
MOSトランジスタ５を挿入し、このMOSトラン
ジスタ５のゲート電極Ｇに入力信号INを与える
ことによつてMOSトランジスタ１の基板電極Ｂ
に入力信号INの電圧にほとんど等しいバイアス
電圧を供給してMOSトランジスタ１のソース―
基板バイアス効果を極めて小さくし、これによつ
てしきい値変化をなくしてしきい値の変動による
RNの変化を最小におさえるようにしたからであ
る。したがつて、端子３，４間の抵抗RONはほぼ
平坦な特性となり、入力信号INの電圧に影響さ
れず一定値とすることができる。この結果、出力
信号OUTに発生する歪を極めて小さくすること
ができる。
ランジスタ１，２のオン時に、端子３に与える入
力信号INの電圧を0Vから＋5Vまで変化させた場
合の、MOSトランジスタ１の抵抗RNとMOSトラ
ンジスタ２の抵抗RP、およびRNとRPの並列抵抗
として表わされる端子３，４間の抵抗RONそれぞ
れの特性を表わすものである。前記第３図に示す
従来装置の特性図では、入力信号INの電圧が＋
2.5V付近でＮチヤネルのMOSトランジスタ１の
ΔVthが増加し、RNの値が大きく変化していたが、
上記実施例装置では第５図に示すように、RNと
RPとは、入力信号INの電圧が約＋2.5V付近で線
対称となるような変化をしている。すなわち、こ
れはＮチヤネルのMOSトランジスタ１の基板電
極ＢとMOSトランジスタ１のオン時に所定電圧
VDD（Ｈレベル）となるクロツク信号φとの間に
MOSトランジスタ５を挿入し、このMOSトラン
ジスタ５のゲート電極Ｇに入力信号INを与える
ことによつてMOSトランジスタ１の基板電極Ｂ
に入力信号INの電圧にほとんど等しいバイアス
電圧を供給してMOSトランジスタ１のソース―
基板バイアス効果を極めて小さくし、これによつ
てしきい値変化をなくしてしきい値の変動による
RNの変化を最小におさえるようにしたからであ
る。したがつて、端子３，４間の抵抗RONはほぼ
平坦な特性となり、入力信号INの電圧に影響さ
れず一定値とすることができる。この結果、出力
信号OUTに発生する歪を極めて小さくすること
ができる。
第６図ないし第１３図はそれぞれこの発明の他
の実施例の回路構成図である。
の実施例の回路構成図である。
第６図のものは、上記MOSトランジスタ５と
並列的にもう一つのＮチヤネルのMOSトランジ
スタ６を設け、かつこのMOSトランジスタ６の
ゲート電極Ｇを端子４に接続したものであり、端
子３，４を共に入力信号端子および出力信号取り
出し端子として使用できるようにしたものであ
る。
並列的にもう一つのＮチヤネルのMOSトランジ
スタ６を設け、かつこのMOSトランジスタ６の
ゲート電極Ｇを端子４に接続したものであり、端
子３，４を共に入力信号端子および出力信号取り
出し端子として使用できるようにしたものであ
る。
第７図のものは、上記MOSトランジスタ５の
ドレイン電極Ｄをクロツク信号φ供給点に接続す
る代りに、一定電位VB印加点に接続するように
したものである。
ドレイン電極Ｄをクロツク信号φ供給点に接続す
る代りに、一定電位VB印加点に接続するように
したものである。
第８図のものは、MOSトランジスタ５をクロ
ツク信号φ供給点に直接に接続する代りに、この
クロツク信号φによつてオンオフ制御されるもう
一つのＮチヤネルMOSトランジスタ７を介して
接続するようにしたものである。
ツク信号φ供給点に直接に接続する代りに、この
クロツク信号φによつてオンオフ制御されるもう
一つのＮチヤネルMOSトランジスタ７を介して
接続するようにしたものである。
第９図のものは、MOSトランジスタ５のドレ
イン電極Ｄを、クロツク信号φによつてオンオフ
制御されるＮチヤネルMOSトランジスタ７を介
して一定電位VB印加点に接続するようにしたも
のである。
イン電極Ｄを、クロツク信号φによつてオンオフ
制御されるＮチヤネルMOSトランジスタ７を介
して一定電位VB印加点に接続するようにしたも
のである。
第１０図のものは、MOSトランジスタ５のド
レイン電極Ｄを、出力信号OUTによつて導通制
御されるＮチヤネルMOSトランジスタ８を介し
て一定電位VB印加点に接続するようにしたもの
である。
レイン電極Ｄを、出力信号OUTによつて導通制
御されるＮチヤネルMOSトランジスタ８を介し
て一定電位VB印加点に接続するようにしたもの
である。
第１１図のものは、第１０図中のMOSトラン
ジスタ８のドレイン電極Ｄを一定電位VB印加点
に接続する代りに、クロツク信号φ供給点に接続
するようにしたものである。
ジスタ８のドレイン電極Ｄを一定電位VB印加点
に接続する代りに、クロツク信号φ供給点に接続
するようにしたものである。
第１２図のものは、第８図中のMOSトランジ
スタ８のゲート電極Ｇをクロツク信号φ供給点に
接続する代りに、一定電位VE印加点に接続して
このMOSトランジスタ８を所定のオン抵抗をも
つ抵抗素子として使用するようにしたものであ
る。
スタ８のゲート電極Ｇをクロツク信号φ供給点に
接続する代りに、一定電位VE印加点に接続して
このMOSトランジスタ８を所定のオン抵抗をも
つ抵抗素子として使用するようにしたものであ
る。
第１３図のものは、第１０図中のMOSトラン
ジスタ５，８の位置を入れ替えたものである。
ジスタ５，８の位置を入れ替えたものである。
上記第６図ないし第１３図に示す各実施例装置
では、MOSトランジスタ１の基板電極Ｂと所定
電圧すなわちクロツク信号φかVBとの間に二つ
のMOSトランジスタが挿入されているが、いず
れの場合でもこのうちの一つのMOSトランジス
タのゲート電極Ｇには入力信号INあるいは出力
信号OUTが供給されているため、MOSトランジ
スタ１の基板電極Ｂには入力信号INあるいは出
力信号OUTの電圧に応じてこれにほぼ等しい電
圧のバイアス電圧が供給されることになる。した
がつて、これらの各実施例回路においても、第５
図に示すようなものと同等の特性を得ることがで
き、出力信号OUTに発生する歪を極めて小さく
することができる。
では、MOSトランジスタ１の基板電極Ｂと所定
電圧すなわちクロツク信号φかVBとの間に二つ
のMOSトランジスタが挿入されているが、いず
れの場合でもこのうちの一つのMOSトランジス
タのゲート電極Ｇには入力信号INあるいは出力
信号OUTが供給されているため、MOSトランジ
スタ１の基板電極Ｂには入力信号INあるいは出
力信号OUTの電圧に応じてこれにほぼ等しい電
圧のバイアス電圧が供給されることになる。した
がつて、これらの各実施例回路においても、第５
図に示すようなものと同等の特性を得ることがで
き、出力信号OUTに発生する歪を極めて小さく
することができる。
なお、この発明は上記実施例に限定されるもの
ではなく、たとえば第４図に示す実施例装置で
は、端子３を入力信号供給端子、端子４を出力信
号取り出し端子として説明したが、これは端子４
を入力信号の供給端子として用い、また端子３を
出力信号取り出し端子として用いるようにしても
よい。
ではなく、たとえば第４図に示す実施例装置で
は、端子３を入力信号供給端子、端子４を出力信
号取り出し端子として説明したが、これは端子４
を入力信号の供給端子として用い、また端子３を
出力信号取り出し端子として用いるようにしても
よい。
さらに第４図に示す実施例装置を始めとする各
実施例装置では、MOSトランジスタ１，２以外
のトランジスタの基板電極Ｂをそれぞれのソース
電極Ｓに接続する場合について説明したが、これ
は各MOSトランジスタの基板電極Ｂを他の電位
点に接続するようにしてもよい。
実施例装置では、MOSトランジスタ１，２以外
のトランジスタの基板電極Ｂをそれぞれのソース
電極Ｓに接続する場合について説明したが、これ
は各MOSトランジスタの基板電極Ｂを他の電位
点に接続するようにしてもよい。
またさらに上記実施例では、Ｎチヤネルの
MOSトランジスタ１を、Ｎ型半導体基板内に拡
散法等によつて形成されたＰウエル領域内に、Ｐ
チヤネルのMOSトランジスタ２はＮ型半導体基
板内にそれぞれ設け、ＮチヤネルのMOSトラン
ジスタ１の基板電極Ｂに入力信号INあるいは出
力信号OUTの電圧にほぼ等しいバイアス電圧を
供給する場合について説明したが、これはＰ型半
導体基板内に拡散法等によつて形成されたＮウエ
ル領域内にＰチヤネルのMOSトランジスタ２を
設けかつＰ型半導体基板内にＮチヤネルのMOS
トランジスタ１を設ける場合には、Ｐチヤネルの
MOSトランジスタ２のしきい値のソース―基板
バイアス効果に対する感度がＮチヤネルのMOS
トランジスタ１のそれよりも大きくなるので、こ
の場合にはＰチヤネルのMOSトランジスタ２の
基板電極Ｂに端子４あるいは端子３の電圧に応じ
たバイアス電圧を供給すればよく、また、MOS
トランジスタ１あるいは２の基板電極Ｂと所定電
圧印加点との間に挿入するMOSトランジスタも
Ｐチヤネルのものであつてもよい。
MOSトランジスタ１を、Ｎ型半導体基板内に拡
散法等によつて形成されたＰウエル領域内に、Ｐ
チヤネルのMOSトランジスタ２はＮ型半導体基
板内にそれぞれ設け、ＮチヤネルのMOSトラン
ジスタ１の基板電極Ｂに入力信号INあるいは出
力信号OUTの電圧にほぼ等しいバイアス電圧を
供給する場合について説明したが、これはＰ型半
導体基板内に拡散法等によつて形成されたＮウエ
ル領域内にＰチヤネルのMOSトランジスタ２を
設けかつＰ型半導体基板内にＮチヤネルのMOS
トランジスタ１を設ける場合には、Ｐチヤネルの
MOSトランジスタ２のしきい値のソース―基板
バイアス効果に対する感度がＮチヤネルのMOS
トランジスタ１のそれよりも大きくなるので、こ
の場合にはＰチヤネルのMOSトランジスタ２の
基板電極Ｂに端子４あるいは端子３の電圧に応じ
たバイアス電圧を供給すればよく、また、MOS
トランジスタ１あるいは２の基板電極Ｂと所定電
圧印加点との間に挿入するMOSトランジスタも
Ｐチヤネルのものであつてもよい。
またＮチヤネルのMOSトランジスタ１とＰチ
ヤネルのMOSトランジスタ２それぞれの基板の
不純物濃度が高い場合には、両MOSトランジス
タ１，２の基板電極Ｂそれぞれと所定電圧印加点
との間にMOSトランジスタを挿入して、それぞ
れの基板電極Ｂに入力信号INあるいは出力信号
OUTの電圧に応じたバイアス電圧を供給するよ
うにしてもよい。
ヤネルのMOSトランジスタ２それぞれの基板の
不純物濃度が高い場合には、両MOSトランジス
タ１，２の基板電極Ｂそれぞれと所定電圧印加点
との間にMOSトランジスタを挿入して、それぞ
れの基板電極Ｂに入力信号INあるいは出力信号
OUTの電圧に応じたバイアス電圧を供給するよ
うにしてもよい。
以上説明したようにこの発明によれば、スイツ
チ用のMOS型電界効果トランジスタの基板電極
と所定電圧印加点との間に別のMOS型電界効果
トランジスタを挿入し、このトランジスタのゲー
ト電極にアナログ信号電圧を入力し、アナログ信
号電圧よりも閾値電圧だけ低い電圧をスイツチ用
のMOS型電界効果トランジスタの基板電極に供
給するようにしたので、出力信号に発生する歪を
極めて小さくすることができるアナログスイツチ
装置を提供することができる。
チ用のMOS型電界効果トランジスタの基板電極
と所定電圧印加点との間に別のMOS型電界効果
トランジスタを挿入し、このトランジスタのゲー
ト電極にアナログ信号電圧を入力し、アナログ信
号電圧よりも閾値電圧だけ低い電圧をスイツチ用
のMOS型電界効果トランジスタの基板電極に供
給するようにしたので、出力信号に発生する歪を
極めて小さくすることができるアナログスイツチ
装置を提供することができる。
第１図は従来のアナログスイツチ装置の回路構
成図、第２図は同装置を構成するMOS型電界効
果トランジスタの構造断面図、第３図は同従来装
置の特性図、第４図はこの発明の一実施例の回路
構成図、第５図は同実施例装置の特性図、第６図
ないし第１３図はそれぞれこの発明の他の実施例
の回路構成図である。 １…Ｎチヤネルでエンハンスメント型のMOS
型電界効果トランジスタ、２…Ｐチヤネルでエン
ハンスメント型のMOS型電界効果トランジスタ、
３…入力信号の供給端子、４…出力信号の取り出
し端子、５，６，７，８…Ｎチヤネルでエンハン
スメント型のMOS型電界効果トランジスタ、１
１…Ｎ型半導体基板、１２…Ｐウエル領域。
成図、第２図は同装置を構成するMOS型電界効
果トランジスタの構造断面図、第３図は同従来装
置の特性図、第４図はこの発明の一実施例の回路
構成図、第５図は同実施例装置の特性図、第６図
ないし第１３図はそれぞれこの発明の他の実施例
の回路構成図である。 １…Ｎチヤネルでエンハンスメント型のMOS
型電界効果トランジスタ、２…Ｐチヤネルでエン
ハンスメント型のMOS型電界効果トランジスタ、
３…入力信号の供給端子、４…出力信号の取り出
し端子、５，６，７，８…Ｎチヤネルでエンハン
スメント型のMOS型電界効果トランジスタ、１
１…Ｎ型半導体基板、１２…Ｐウエル領域。
Claims (1)
- １ アナログ信号を入力するためあるいはアナロ
グ信号を出力するためのソース、ドレイン電極、
導通制御を行なう制御信号が入力されるゲート電
極および基板電極が設けられたスイツチ用の第１
のMOS型電界効果トランジスタと、上記第１の
MOS型電界効果トランジスタの基板電極と所定
電圧印加点との間に挿入され、上記アナログ信号
がゲート電極に入力される第２のMOS型電界効
果トランジスタとを具備し、上記第２のMOS型
電界効果トランジスタを介して上記アナログ信号
電圧よりも一定電圧だけ低下した電圧を上記第１
のMOS型電界効果トランジスタの基板電極に供
給し、入力アナログ信号の電圧変化に対する第１
のMOS型電界効果トランジスタの抵抗の変化を
最小にして出力アナログ信号の歪を最小とし得る
ように構成したことを特徴とするアナログスイツ
チ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111931A JPS5813027A (ja) | 1981-07-17 | 1981-07-17 | アナログスイッチ装置 |
| DE3226339A DE3226339C2 (de) | 1981-07-17 | 1982-07-14 | Analoge Schaltervorrichtung mit MOS-Transistoren |
| US06/398,356 US4529897A (en) | 1981-07-17 | 1982-07-15 | Analog switch device having threshold change reducing means |
| FR8212498A FR2509931B1 (ja) | 1981-07-17 | 1982-07-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111931A JPS5813027A (ja) | 1981-07-17 | 1981-07-17 | アナログスイッチ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5813027A JPS5813027A (ja) | 1983-01-25 |
| JPH0119303B2 true JPH0119303B2 (ja) | 1989-04-11 |
Family
ID=14573713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111931A Granted JPS5813027A (ja) | 1981-07-17 | 1981-07-17 | アナログスイッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813027A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172286A (en) * | 1990-01-03 | 1992-12-15 | Hutchinson Technology, Inc. | Load beam interlocking boss |
| GB2327544B (en) * | 1997-07-16 | 2001-02-07 | Ericsson Telefon Ab L M | Electronic analogue switch |
| EP1739834A1 (en) * | 2005-06-29 | 2007-01-03 | Svenska Grindmatriser AB | An analogue switch, a switch system and a method for use therewith |
| US20090108911A1 (en) | 2007-10-30 | 2009-04-30 | Rohm Co., Ltd. | Analog switch |
| KR102610477B1 (ko) * | 2021-05-28 | 2023-12-06 | 주식회사 실리콘프리시젼 | 모스 전계 효과 트랜지스터를 이용한 스위칭 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4830107A (ja) * | 1971-08-19 | 1973-04-20 | ||
| JPS5323260A (en) * | 1976-08-17 | 1978-03-03 | Torio Kk | Mosfet transistor switch circuit |
-
1981
- 1981-07-17 JP JP56111931A patent/JPS5813027A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4830107A (ja) * | 1971-08-19 | 1973-04-20 | ||
| JPS5323260A (en) * | 1976-08-17 | 1978-03-03 | Torio Kk | Mosfet transistor switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5813027A (ja) | 1983-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4529897A (en) | Analog switch device having threshold change reducing means | |
| US5726597A (en) | Method and circuit for reducing offset voltages for a differential input stage | |
| US5434534A (en) | CMOS voltage reference circuit | |
| US4875011A (en) | Magnetic sensor using integrated silicon Hall effect elements formed on the (100) plane of a silicon substrate | |
| US6628161B2 (en) | Reference voltage circuit | |
| US5834967A (en) | Semiconductor integrated circuit device | |
| US4323846A (en) | Radiation hardened MOS voltage generator circuit | |
| US4602207A (en) | Temperature and power supply stable current source | |
| JPH0119303B2 (ja) | ||
| EP0280097B1 (en) | Charge transfer device with booster circuit | |
| US6275100B1 (en) | Reference voltage generators including first and second transistors of same conductivity type and at least one switch | |
| US4647798A (en) | Negative input voltage CMOS circuit | |
| US5488247A (en) | MOS-type semiconductor clamping circuit | |
| JPH0226816B2 (ja) | ||
| US3454894A (en) | Stabilization of drain-electrode current of insulated-gate field-effect transistor | |
| JPH0368572B2 (ja) | ||
| US6975168B2 (en) | Drive circuit | |
| US5164616A (en) | Integrated sample and hold circuit with feedback circuit to increase storage time | |
| JPH0119304B2 (ja) | ||
| JPH0366850B2 (ja) | ||
| US4947056A (en) | MOSFET for producing a constant voltage | |
| JPH0666670B2 (ja) | 相補型ｍｏｓアナログスイッチ | |
| JP2798022B2 (ja) | 基準電圧回路 | |
| JPS61214815A (ja) | アナログスイツチ | |
| JPH04213713A (ja) | 基準電圧回路 |