JPH0661848A - 位相同期発振器 - Google Patents
位相同期発振器Info
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- JPH0661848A JPH0661848A JP4215867A JP21586792A JPH0661848A JP H0661848 A JPH0661848 A JP H0661848A JP 4215867 A JP4215867 A JP 4215867A JP 21586792 A JP21586792 A JP 21586792A JP H0661848 A JPH0661848 A JP H0661848A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- phase
- output
- control
- clock
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】ディジタル回路により高精度なＰＬＬを簡単に
実現する。 【構成】Ｎ個のインバータを直列に接続したリングオシ
レータ１１とＮ個のインバータ出力の１つを選択するＳ
ＥＬ１２等からなる制御発振回路１と位相比較回路２と
制御回路３とを有し、制御回路３はＳＥＬ１２に対し選
択すべき位置を示す１本がアクティブな合計Ｎ本の制御
出力を発生し、ＳＦＴＢ３２，ＲＥＧ３４により入力参
照クロックの周波数に合わせてアクティブな線が毎回Ｍ
個ずつずれていくようにシフトする。ＳＦＴＣ３３とＲ
ＥＧ３５は周波数を同期させるためにＭの値を修正し、
ＳＦＴＡ３１は位相を同期させる。
実現する。 【構成】Ｎ個のインバータを直列に接続したリングオシ
レータ１１とＮ個のインバータ出力の１つを選択するＳ
ＥＬ１２等からなる制御発振回路１と位相比較回路２と
制御回路３とを有し、制御回路３はＳＥＬ１２に対し選
択すべき位置を示す１本がアクティブな合計Ｎ本の制御
出力を発生し、ＳＦＴＢ３２，ＲＥＧ３４により入力参
照クロックの周波数に合わせてアクティブな線が毎回Ｍ
個ずつずれていくようにシフトする。ＳＦＴＣ３３とＲ
ＥＧ３５は周波数を同期させるためにＭの値を修正し、
ＳＦＴＡ３１は位相を同期させる。
Description
【０００１】
【産業上の利用分野】本発明は位相同期発振器に関す
る。
る。
【０００２】
【従来の技術】位相同期発振器（以下ＰＬＬ）は、入力
参照クロックに位相同期した出力クロックを発生し、入
力参照クロックの位相ジッタを抑圧したり、入力参照ク
ロックを逓倍したりするものである。一般にＰＬＬは位
相比較器や制御発振器を用いて構成されるが、制御発振
器は通常、ＶＣＸＯ（電圧制御水晶発振器）や電流源と
コンデンサによる発振器などのアナログ回路による発振
回路を用いていた。また、従来、一部では動作クロック
をカウンタで分周して出力クロックを作り、その際にカ
ウンタのカウント値を修正して制御発振器を構成するデ
ィジタル回路によるＰＬＬも使用されている。
参照クロックに位相同期した出力クロックを発生し、入
力参照クロックの位相ジッタを抑圧したり、入力参照ク
ロックを逓倍したりするものである。一般にＰＬＬは位
相比較器や制御発振器を用いて構成されるが、制御発振
器は通常、ＶＣＸＯ（電圧制御水晶発振器）や電流源と
コンデンサによる発振器などのアナログ回路による発振
回路を用いていた。また、従来、一部では動作クロック
をカウンタで分周して出力クロックを作り、その際にカ
ウンタのカウント値を修正して制御発振器を構成するデ
ィジタル回路によるＰＬＬも使用されている。
【０００３】
【発明が解決しようとする課題】この従来のディジタル
回路によるＰＬＬは、位相制御の精度が動作クロックの
周期以上には細かくならないという問題点があった。
回路によるＰＬＬは、位相制御の精度が動作クロックの
周期以上には細かくならないという問題点があった。
【０００４】本発明の目的は、アナログ回路を使用せず
に、インバータ回路やフリップフロップ回路などのディ
ジタル回路を用いた高精度のＰＬＬを提供することにあ
る。
に、インバータ回路やフリップフロップ回路などのディ
ジタル回路を用いた高精度のＰＬＬを提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明の位相同期発振器
（ＰＬＬ）は、Ｎ個（Ｎは奇数）のインバータを直列に
接続してリング状にしたリングオシレータとこのリング
オシレータのＮ個のインバータのそれぞれの出力を入力
としその１つを選択して出力クロックとする選択回路と
を有する制御発振回路と、入力参照クロックと前記制御
発振回路の出力クロックとの位相差を比較して比較結果
を出力する位相比較回路と、この位相比較回路の出力を
入力として前記制御発振回路への制御信号を発生する制
御回路とを備え、前記入力参照クロックに同期した出力
クロックを発生することを特徴とする。
（ＰＬＬ）は、Ｎ個（Ｎは奇数）のインバータを直列に
接続してリング状にしたリングオシレータとこのリング
オシレータのＮ個のインバータのそれぞれの出力を入力
としその１つを選択して出力クロックとする選択回路と
を有する制御発振回路と、入力参照クロックと前記制御
発振回路の出力クロックとの位相差を比較して比較結果
を出力する位相比較回路と、この位相比較回路の出力を
入力として前記制御発振回路への制御信号を発生する制
御回路とを備え、前記入力参照クロックに同期した出力
クロックを発生することを特徴とする。
【０００６】そして、前記制御回路はＮ本の制御出力線
のうち１本のアクティブな制御出力線によって前記選択
回路が選択すべきインバータ位置を示すように構成さ
れ、前記出力クロックが前記入力参照クロックの周期と
同一周期で発振するために位相の順番で並べた前記Ｎ個
のインバータ出力の中から毎回一定量Ｍずつずらしたイ
ンバータを選択するように前記アクティブな制御出力線
の位置が毎回Ｍずつシフトするシフト回路とレジスタを
含んで構成されたことを特徴とする。
のうち１本のアクティブな制御出力線によって前記選択
回路が選択すべきインバータ位置を示すように構成さ
れ、前記出力クロックが前記入力参照クロックの周期と
同一周期で発振するために位相の順番で並べた前記Ｎ個
のインバータ出力の中から毎回一定量Ｍずつずらしたイ
ンバータを選択するように前記アクティブな制御出力線
の位置が毎回Ｍずつシフトするシフト回路とレジスタを
含んで構成されたことを特徴とする。
【０００７】また、前記選択回路は前記出力クロックを
前記インバータ複数個分の遅延時間だけ遅延させたクロ
ックに同期して切り換えることを特徴とする。
前記インバータ複数個分の遅延時間だけ遅延させたクロ
ックに同期して切り換えることを特徴とする。
【０００８】さらに、前記制御回路は前記入力参照クロ
ックに周波数同期するために前記位相比較回路出力によ
り前記一定量Ｍを修正するか、または前記位相比較回路
出力の情報により前記アクティブな制御出力線を±１ず
らすためのシフト回路を有することを特徴とする。
ックに周波数同期するために前記位相比較回路出力によ
り前記一定量Ｍを修正するか、または前記位相比較回路
出力の情報により前記アクティブな制御出力線を±１ず
らすためのシフト回路を有することを特徴とする。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のＰＬＬの一実施例を示すブロック
図、図２は図１における制御発振回路の動作原理を説明
するためのタイムチャート、図３は本実施例のＰＬＬの
動作を説明するためのタイムチャートである。
る。図１は本発明のＰＬＬの一実施例を示すブロック
図、図２は図１における制御発振回路の動作原理を説明
するためのタイムチャート、図３は本実施例のＰＬＬの
動作を説明するためのタイムチャートである。
【００１０】本実施例のＰＬＬは図１に示すように、制
御発振回路１と、位相比較回路２と、制御回路３とから
なる。制御発振回路１はＮ＝９個のインバータ１０１，
〜１０９を直列に接続してリング状にしたリングオシレ
ータ（以下ＯＳＣ）１１と、ＯＳＣ１１の９個のインバ
ータ１０１，〜１０９出力から１つを選択して出力クロ
ックＣＬＫとする選択回路（以下ＳＥＬ）１２と、ＳＥ
Ｌ１２の切換タイミングＣＬＫｄｅｌａｙを作成する遅
延回路（以下ＤＬＹ）１３と、切換タイミングＣＬＫｄ
ｅｌａｙに同期してＳＥＬ１２の制御を切り換えるため
に必要なレジスタ（以下ＲＥＧ）１４とで構成される。
位相比較回路２は入力参照クロックＣＬＫｒｅｆと出力
クロックＣＬＫとの位相差を比較して比較結果を出力す
る。制御回路３は位相比較回路２の結果を入力として制
御発振回路１のＳＥＬ１２に制御信号を入力する。
御発振回路１と、位相比較回路２と、制御回路３とから
なる。制御発振回路１はＮ＝９個のインバータ１０１，
〜１０９を直列に接続してリング状にしたリングオシレ
ータ（以下ＯＳＣ）１１と、ＯＳＣ１１の９個のインバ
ータ１０１，〜１０９出力から１つを選択して出力クロ
ックＣＬＫとする選択回路（以下ＳＥＬ）１２と、ＳＥ
Ｌ１２の切換タイミングＣＬＫｄｅｌａｙを作成する遅
延回路（以下ＤＬＹ）１３と、切換タイミングＣＬＫｄ
ｅｌａｙに同期してＳＥＬ１２の制御を切り換えるため
に必要なレジスタ（以下ＲＥＧ）１４とで構成される。
位相比較回路２は入力参照クロックＣＬＫｒｅｆと出力
クロックＣＬＫとの位相差を比較して比較結果を出力す
る。制御回路３は位相比較回路２の結果を入力として制
御発振回路１のＳＥＬ１２に制御信号を入力する。
【００１１】まず図２を用いて制御発振回路の動作につ
いて詳しく説明する。図１の９個のインバータ１０１，
〜１０９の出力Ｐ１，〜Ｐ９は図２に示すような発振を
する。リング一周の遅延時間は発振周期の半分である。
出力Ｐ１，〜Ｐ９の順番ではなく、＃０，〜＃８の順番
でインバータ出力を並べると位相が発振周期／９の間隔
で順番に並ぶ。従って＃番号の方で考えると、ＳＥＬ１
２においてＭｏｄｕｌｏ９で考えて今よりも少ない番号
のものを選択すると出力クロックの位相は進み、今より
も大きい番号のものを選択すると出力クロックの位相は
遅れることになる。すなわち図２のＭ＝−２とＭ＝２の
場合の図に示すように、切換タイミングＣＬＫｄｅｌａ
ｙ毎にＳＥＬ１２においてＭｏｄｕｌｏ９で考えて＃番
号が２番ずつ小さい番号のものを選択した場合（Ｍ＝−
２）には、＃０→＃７→＃５→＃３と選択していくの
で、出力クロックの位相は進み、周波数は高くなる。一
方＃番号が２番ずつ大きい番号のものを選択すると（Ｍ
＝２）、＃０→＃２→＃４の順番に選択していくので、
出力クロックの位相は遅れ、周波数は高くなる。
いて詳しく説明する。図１の９個のインバータ１０１，
〜１０９の出力Ｐ１，〜Ｐ９は図２に示すような発振を
する。リング一周の遅延時間は発振周期の半分である。
出力Ｐ１，〜Ｐ９の順番ではなく、＃０，〜＃８の順番
でインバータ出力を並べると位相が発振周期／９の間隔
で順番に並ぶ。従って＃番号の方で考えると、ＳＥＬ１
２においてＭｏｄｕｌｏ９で考えて今よりも少ない番号
のものを選択すると出力クロックの位相は進み、今より
も大きい番号のものを選択すると出力クロックの位相は
遅れることになる。すなわち図２のＭ＝−２とＭ＝２の
場合の図に示すように、切換タイミングＣＬＫｄｅｌａ
ｙ毎にＳＥＬ１２においてＭｏｄｕｌｏ９で考えて＃番
号が２番ずつ小さい番号のものを選択した場合（Ｍ＝−
２）には、＃０→＃７→＃５→＃３と選択していくの
で、出力クロックの位相は進み、周波数は高くなる。一
方＃番号が２番ずつ大きい番号のものを選択すると（Ｍ
＝２）、＃０→＃２→＃４の順番に選択していくので、
出力クロックの位相は遅れ、周波数は高くなる。
【００１２】ここで、ＤＬＹ１３は、出力クロックがハ
イレベルで安定している時にＳＥＬ１２を切り換えるた
めの切換タイミングＣＬＫｄｅｌａｙを作成している。
イレベルで安定している時にＳＥＬ１２を切り換えるた
めの切換タイミングＣＬＫｄｅｌａｙを作成している。
【００１３】次に制御回路３について説明する。制御回
路３はシフト回路（以下ＳＦＴＡ，ＳＦＴＢ，ＳＦＴ
Ｃ）３１，３２，３３と、レジスタ（以下ＲＥＧ）３４
および３５から構成される。
路３はシフト回路（以下ＳＦＴＡ，ＳＦＴＢ，ＳＦＴ
Ｃ）３１，３２，３３と、レジスタ（以下ＲＥＧ）３４
および３５から構成される。
【００１４】制御回路３は位相比較回路２の出力を入力
として処理を行いＳＥＬ１２に制御信号を発生する。制
御信号はＳＥＬ１２においてＮ個のインバータ出力から
１つを選択できるように、Ｎ本出力されて選択すべき位
置に対応した１本だけがアクティブとなっている。ＳＦ
ＴＡ３１は入力参照クロックにＣＬＫｒｅｆ位相同期す
るために、位相比較回路２の出力情報によりアクティブ
な制御出力線の位置をＭｏｄｕｌｏ９の＃番号で±１ず
らすためのシフト回路であり、ＲＥＧ３４のＮ本の制御
信号のアクティブな位置を±１ずらす。ＳＦＴＢ３２は
出力クロックＣＬＫの周波数が入力参照クロックＣＬＫ
ｒｅｆの周波数と一致するように、ＯＳＣ１１における
＃番号の選択を何回Ｍずつシフトするためのシフト回路
であり、制御信号出力Ｎ本を入力としアクティブな制御
出力線の位置がＭだけずれた制御信号をＲＥＧ３４に出
力する。ＲＥＧ３４は制御信号をストアしておくための
レジスタである。ＲＥＧ３５は入力参照クロックＣＬＫ
ｒｅｆに周波数同期するためにＭの値を適応的に修正し
その値を保持しておくためのレジスタであり、Ｍがとり
うる値がｍ通りであればｍ個のレジスタにより構成さ
れ、そのうち１個だけがアクティブになっている。ＳＦ
ＴＣ３３はＲＥＧ３５を入力として、それを位相比較回
路２出力によって±１シフトし、Ｍの値を±１だけ修正
するためのシフト回路である。これらの回路の処理は単
純で遅延時間が小さいため、これらの処理時間を多段イ
ンバータの遅延時間から決まる出力クロックの周期より
も短くすることは容易であり、簡単に高速のＰＬＬ回路
を実現できる。
として処理を行いＳＥＬ１２に制御信号を発生する。制
御信号はＳＥＬ１２においてＮ個のインバータ出力から
１つを選択できるように、Ｎ本出力されて選択すべき位
置に対応した１本だけがアクティブとなっている。ＳＦ
ＴＡ３１は入力参照クロックにＣＬＫｒｅｆ位相同期す
るために、位相比較回路２の出力情報によりアクティブ
な制御出力線の位置をＭｏｄｕｌｏ９の＃番号で±１ず
らすためのシフト回路であり、ＲＥＧ３４のＮ本の制御
信号のアクティブな位置を±１ずらす。ＳＦＴＢ３２は
出力クロックＣＬＫの周波数が入力参照クロックＣＬＫ
ｒｅｆの周波数と一致するように、ＯＳＣ１１における
＃番号の選択を何回Ｍずつシフトするためのシフト回路
であり、制御信号出力Ｎ本を入力としアクティブな制御
出力線の位置がＭだけずれた制御信号をＲＥＧ３４に出
力する。ＲＥＧ３４は制御信号をストアしておくための
レジスタである。ＲＥＧ３５は入力参照クロックＣＬＫ
ｒｅｆに周波数同期するためにＭの値を適応的に修正し
その値を保持しておくためのレジスタであり、Ｍがとり
うる値がｍ通りであればｍ個のレジスタにより構成さ
れ、そのうち１個だけがアクティブになっている。ＳＦ
ＴＣ３３はＲＥＧ３５を入力として、それを位相比較回
路２出力によって±１シフトし、Ｍの値を±１だけ修正
するためのシフト回路である。これらの回路の処理は単
純で遅延時間が小さいため、これらの処理時間を多段イ
ンバータの遅延時間から決まる出力クロックの周期より
も短くすることは容易であり、簡単に高速のＰＬＬ回路
を実現できる。
【００１５】次に、図３のタイムチャートを用いて図１
のＰＬＬの動作について説明する。図３は入力参照クロ
ックＣＬＫｒｅｆと出力クロックＣＬＫから位相比較回
路２出力が同位相を判定し、その結果、ＲＥＧ３５のＭ
の値，ＲＥＧ３４（Ａ２点）の＃番号の値，ＳＦＴＡ３
１出力（Ａ１点）の＃番号の値がどのように変化し、Ｓ
ＥＬ１２でどの＃番号が選択され、出力クロックがどう
なるかを示したものである。
のＰＬＬの動作について説明する。図３は入力参照クロ
ックＣＬＫｒｅｆと出力クロックＣＬＫから位相比較回
路２出力が同位相を判定し、その結果、ＲＥＧ３５のＭ
の値，ＲＥＧ３４（Ａ２点）の＃番号の値，ＳＦＴＡ３
１出力（Ａ１点）の＃番号の値がどのように変化し、Ｓ
ＥＬ１２でどの＃番号が選択され、出力クロックがどう
なるかを示したものである。
【００１６】図３からリングオシレータ１１の周期より
も少し短い周期を有する参照クロックＣＬＫｒｅｆに対
して、Ｍが−１あるいは−２となることにより出力クロ
ックＣＬＫの周波数が調整され、ＳＥＬ１２において、
＃０→＃７→＃６→＃４と選択されて小さい位相誤差で
位相同期することがわかる。原理的に位相誤差はインバ
ータの遅延時間の細かさで制御可能であり、高精度のＰ
ＬＬを実現できる。
も少し短い周期を有する参照クロックＣＬＫｒｅｆに対
して、Ｍが−１あるいは−２となることにより出力クロ
ックＣＬＫの周波数が調整され、ＳＥＬ１２において、
＃０→＃７→＃６→＃４と選択されて小さい位相誤差で
位相同期することがわかる。原理的に位相誤差はインバ
ータの遅延時間の細かさで制御可能であり、高精度のＰ
ＬＬを実現できる。
【００１７】
【発明の効果】以上説明したように本発明は、ディジタ
ル回路によりインバータ回路の遅延時間の細かさで位相
を制御できる高精度なＰＬＬを簡単に実現できるという
効果を有する。
ル回路によりインバータ回路の遅延時間の細かさで位相
を制御できる高精度なＰＬＬを簡単に実現できるという
効果を有する。
【図１】本発明のＰＬＬの一実施例を示すブロック図で
ある。
ある。
【図２】図１における制御発振器の動作原理を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図３】本実施例のＰＬＬの動作を説明するためのタイ
ムチャートである。
ムチャートである。
１ 制御発振回路 ２ 位相比較回路 ３ 制御回路 １１ リングオシレータ（ＯＳＣ） １２ 選択回路（ＳＥＬ） １３ 遅延回路（ＤＬＹ） １４，３４，３５ レジスタ（ＲＥＧ） ３１，３２，３３ シフト回路（ＳＦＴＡ，ＳＦＴ
Ｂ，ＳＦＴＣ） １０１，〜１０９ インバータ ＣＬＫｒｅｆ 入力参照クロック ＣＬＫ 出力クロック
Ｂ，ＳＦＴＣ） １０１，〜１０９ インバータ ＣＬＫｒｅｆ 入力参照クロック ＣＬＫ 出力クロック
Claims (5)
- 【請求項１】 Ｎ個（Ｎは奇数）のインバータを直列に
接続してリング状にしたリングオシレータとこのリング
オシレータのＮ個のインバータのそれぞれの出力を入力
としその１つを選択して出力クロックとする選択回路と
を有する制御発振回路と、入力参照クロックと前記制御
発振回路の出力クロックとの位相差を比較して比較結果
を出力する位相比較回路と、この位相比較回路の出力を
入力として前記制御発振回路への制御信号を発生する制
御回路とを備え、前記入力参照クロックに同期した出力
クロックを発生することを特徴とする位相同期発振器。 - 【請求項２】 前記制御回路はＮ本の制御出力線のうち
１本のアクティブな制御出力線によって前記選択回路が
選択すべきインバータ位置を示すように構成され、前記
出力クロックが前記入力参照クロックの周期と同一周期
で発振するために位相の順番で並べた前記Ｎ個のインバ
ータ出力の中から毎回一定量Ｍずつずらしたインバータ
を選択するように前記アクティブな制御出力線の位置が
毎回Ｍずつシフトするシフト回路とレジスタを含んで構
成されたことを特徴とする請求項１記載の位相同期発振
器。 - 【請求項３】 前記選択回路は前記出力クロックを前記
インバータ複数個分の遅延時間だけ遅延させたクロック
に同期して切り換えることを特徴とする請求項１記載の
位相同期発振器。 - 【請求項４】 前記制御回路は前記入力参照クロックに
周波数同期するために前記位相比較回路出力により前記
一定量Ｍを修正することを特徴とする請求項３記載の位
相同期発振器。 - 【請求項５】 前記制御回路は前記入力参照クロックに
位相同期するために前記位相比較回路出力の情報により
前記アクティブな制御出力線を±１ずらすためのシフト
回路を有することを特徴とする請求項３記載の位相同期
発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04215867A JP3109550B2 (ja) | 1992-08-13 | 1992-08-13 | 位相同期発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04215867A JP3109550B2 (ja) | 1992-08-13 | 1992-08-13 | 位相同期発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661848A true JPH0661848A (ja) | 1994-03-04 |
| JP3109550B2 JP3109550B2 (ja) | 2000-11-20 |
Family
ID=16679584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04215867A Expired - Fee Related JP3109550B2 (ja) | 1992-08-13 | 1992-08-13 | 位相同期発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3109550B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708395A (en) * | 1995-03-23 | 1998-01-13 | Nippondenso Co., Ltd. | Frequency multiplying device and digitally-controlled oscillator |
| US5863486A (en) * | 1995-03-25 | 1999-01-26 | Takemoto Yushi Kabushiki Kaisha | Method of providing leveling property to photocurable resin composition layers in production process of three-dimensional objects by photohardening |
| KR100714892B1 (ko) * | 2005-10-26 | 2007-05-04 | 삼성전자주식회사 | 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프 |
-
1992
- 1992-08-13 JP JP04215867A patent/JP3109550B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708395A (en) * | 1995-03-23 | 1998-01-13 | Nippondenso Co., Ltd. | Frequency multiplying device and digitally-controlled oscillator |
| US5789985A (en) * | 1995-03-23 | 1998-08-04 | Nippondenso Co., Ltd. | Frequency multiplying device and digitally-controlled oscillator |
| US5863486A (en) * | 1995-03-25 | 1999-01-26 | Takemoto Yushi Kabushiki Kaisha | Method of providing leveling property to photocurable resin composition layers in production process of three-dimensional objects by photohardening |
| KR100714892B1 (ko) * | 2005-10-26 | 2007-05-04 | 삼성전자주식회사 | 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3109550B2 (ja) | 2000-11-20 |
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