JP2022156708A - クロック同期回路、半導体装置、及びクロック同期方法 - Google Patents
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Abstract
【課題】非同期関係にある回路を同期的に制御したい場合に、非同期関係にある回路の出力を同期関係のある出力に変換するクロック同期回路、半導体装置、及びクロック同期方法を提供する。【解決手段】第1のクロックに基づいて出力された信号を、前記第1のクロックと異なる第2のクロックでそれぞれ動作する2つの論理回路部で受けて、第1の信号及び第2の信号を生成する信号生成回路部と、前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための同期化許可信号が入力され、前記第1の信号及び前記同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第1の出力と、前記第2の信号及び前記同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第2の出力とにより、前記第1の信号及び前記第2の信号の位相を制御する同期化回路部と、を備える。【選択図】図1
Description
本発明は、クロック同期回路、半導体装置、及びクロック同期方法に関する。
信号の位相を並列的に同期するための並列同期回路が知られている。特許文献1には、信号のフレームパターンの検出結果に応じて論理演算を行い、同期復帰する回路が開示されている。
あるクロック(クロックAとする)に同期している出力(出力Aとする)から、クロックAとは別のクロック(クロックBとする)に同期する出力(出力Bとする)を2つ生成する場合、理想的には2つの出力Bの位相が同期する。しかし、クロックBの立ち上がりのタイミングで出力Aを受け取れていない場合に、2つの出力Bの位相がずれてしまう。
本発明は、上記の点に鑑みてなされたものであり、非同期関係にある回路を同期的に制御したい場合に、非同期関係にある回路の出力を同期関係のある出力に変換するクロック同期回路、半導体装置、及びクロック同期方法を提供することを目的とする。
本発明の第1態様に係るクロック同期回路は、第1のクロックに基づいて出力された信号を、前記第1のクロックと異なる第2のクロックでそれぞれ動作する2つの論理回路部で受けて、第1の信号及び第2の信号を生成する信号生成回路部と、前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための同期化許可信号が入力され、前記第1の信号及び前記同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第1の出力と、前記第2の信号及び前記同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第2の出力とにより、前記第1の信号及び前記第2の信号の位相を制御する同期化回路部と、を備える。
本発明の第2態様に係るクロック同期回路は、第1のクロックに基づいて出力された信号を、前記第1のクロックと異なる第2のクロックでそれぞれ動作する2つの論理回路部で受けて、第1の信号及び第2の信号を生成する信号生成回路部と、前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための第1の同期化許可信号が入力され、前記第1の信号及び前記第1の同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第1の出力と、前記第2の信号及び前記第1の同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第2の出力とにより、前記第1の信号及び前記第2の信号の位相を制御する第1の同期化回路部と、前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための第2の同期化許可信号が入力され、前記第1の信号及び前記第2の同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第3の出力と、前記第2の信号及び前記第2の同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第4の出力とにより、前記第1の信号及び前記第2の信号の位相を制御する第2の同期化回路部とを備える。
本発明の第3態様に係るクロック同期方法は、第1のクロックに基づいて出力された信号を、前記第1のクロックと異なる第2のクロックでそれぞれ動作する2つの論理回路部で受けて、第1の信号及び第2の信号を生成し、前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための同期化許可信号が入力され、前記第1の信号及び前記同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第1の出力と、前記第2の信号及び前記同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第1の出力とにより、前記第1の信号及び前記第2の信号の位相を制御する。
本発明の第4態様に係るクロック同期方法は、第1のクロックに基づいて出力された信号を、前記第1のクロックと異なる第2のクロックでそれぞれ動作する2つの論理回路部で受けて、第1の信号及び第2の信号を生成し、前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための第1の同期化許可信号が入力され、前記第1の信号及び前記第1の同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第1の出力と、前記第2の信号及び前記第1の同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第2の出力とにより、前記第1の信号及び前記第2の信号の位相を制御し、前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための第2の同期化許可信号が入力され、前記第1の信号及び前記第2の同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第3の出力と、前記第2の信号及び前記第2の同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第4の出力とにより、前記第1の信号及び前記第2の信号の位相を制御する。
本発明によれば、同期化許可信号との論理演算を行うことで、非同期関係にある回路を同期的に制御したい場合に、非同期関係にある回路の出力を同期関係のある出力に変換するクロック同期回路、半導体装置、及びクロック同期方法を提供することができる。
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。
(前提)
本発明の実施形態について説明する前に、本発明の実施形態の前提となる回路を説明する。
本発明の実施形態について説明する前に、本発明の実施形態の前提となる回路を説明する。
図8は、本発明の実施形態の前提となる信号生成回路の例を示す図である。図8に示した信号生成回路は、非同期入力を同期化する回路であり、本回路は、入力をクロックAで受け付けたフリップフロップ1の出力Aから、クロックBに同期化させた出力Bをフリップフロップ2、3で生成する。
フリップフロップ1の出力Aから、2つの出力Bを生成するケースがある。図9は、本発明の実施形態の前提となる信号生成回路の例を示す図である。図9に示した信号生成回路は、非同期入力を同期化する回路であり、本回路は、入力をクロックAで受け付けたフリップフロップ1の出力Aから、クロックBに同期化させた出力B1をフリップフロップ2a、3aで生成し、クロックBに同期化させた出力B2をフリップフロップ2b、3bで生成する。
ここで、フリップフロップ2a、2bが出力Aを受けたタイミングによっては、クロックBに基づいて生成される2つの出力B1、B2の位相が一致しない場合がある。
図10は、図9に示した信号生成回路の動作を説明するタイミングチャートである。
時刻t1の時点で入力がGNDレベルであるL(ロー)からVDDレベルであるH(ハイ)に変化すると、クロックAを受けて動作するフリップフロップ1は、クロックAのLからHへの切替りのタイミングで出力AをLからHに変化させて出力する。入力は、時刻t1より後の時刻t3でHからLに変化する。なお、入力のHとLとの切替りは瞬時に行われるのではなく、所定時間を要する。
そして、入力が時刻t3でHからLに変化すると、フリップフロップ1は、次にクロックAがLからHに切り替わる時刻t4の時点で出力AをHからLに変化させて出力する。
クロックBを受けて動作し、出力Aが入力されるフリップフロップ2aは、出力AがLからHに切り替わったタイミングで出力B1_preをLからHに変化させて出力する。そして、同じくクロックBを受けて動作し、出力B1_preが入力されるフリップフロップ3aは、出力B1_preがLからHに切り替わってから、クロックBの1周期後の時刻t2に出力B1をLからHに変化させて出力する。ここで、1周期とは、例えばクロックBでの時刻t1から時刻t2までの期間である、クロックがLからHに変化し始めてから、次にLからHに変化し始めるまでの期間や、反対にクロックがHからLに変化し始めてから、次にHからLに変化し始めるまでの期間のことである。
そして、フリップフロップ2aは、出力AがHからLに切り替わったタイミングで出力B1_preをHからLに変化させて出力する。フリップフロップ3aは、出力B1_preがHからLに切り替わってから、クロックBの1周期後の時刻t5に出力B1をHからLに変化させて出力する。
一方、同じくクロックBを受けて動作し、出力Aが入力されるフリップフロップ2bは、出力AがLからHに切り替わったタイミングではなく、出力B1_preがLからHに切り替わってから、クロックBの1周期後の時刻t2にB2_preをLからHに変化させて出力する。そして、同じくクロックBを受けて動作し、出力B2_preが入力されるフリップフロップ3bは、出力B2_preがLからHに切り替わってから、クロックBの1周期後の時刻t4に出力B2をLからHに変化させて出力する。
そして、フリップフロップ2bは、出力AがHからLに切り替わってから、クロックBの1周期後の時刻t5に出力B2_preをHからLに変化させて出力する。フリップフロップ3bは、出力B2_preがHからLに切り替わってから、クロックBの1周期後の時刻t6に出力B2をHからLに変化させて出力する。
このように、図8に示した信号生成回路は、フリップフロップ2a、3aにより出力される出力B1と、フリップフロップ2b、3bにより出力される出力B2とで、LからHに切り替わるタイミング及びHからLに切り替わるタイミングが異なる。つまり、出力B1、B2は位相がずれていることを意味する。これは、フリップフロップ2aは、出力Aが変化した瞬間のクロックBの立ち上がりのタイミングで、出力Aを受け取れているが、フリップフロップ2bは、出力Aが変化した瞬間のクロックBの立ち上がりのタイミングでは出力Aを受け取ることができず、次のクロックBの立ち上がりのタイミングで出力Aを受け取っているからである。
従って、フリップフロップを用いて1つの入力から2つの出力を生成する場合、図9に示した回路は、常に2つの出力の位相を同期させることができると限らない。従って、図9に示した回路は、2つの出力を夫々受けて動作する回路が同期する必要がある場合に用いることは適切ではない。
そこで、本件発明者は、フリップフロップを用いて1つの入力から2つの出力を生成する場合に、2つの出力の位相を同期化させる技術について鋭意検討を行った。その結果、本件発明者は、フリップフロップを用いて1つの入力から2つの出力を生成する場合に、論理演算により2つの出力の位相を同期化させる技術を考案するに至った。
(第1実施形態)
図1は、本発明の第1実施形態に係るクロック同期回路10aの例を示す図である。図1に示したクロック同期回路10aは、信号生成回路部20と、同期化回路部30aと、からなる。
図1は、本発明の第1実施形態に係るクロック同期回路10aの例を示す図である。図1に示したクロック同期回路10aは、信号生成回路部20と、同期化回路部30aと、からなる。
信号生成回路部20は、フリップフロップ21、22a、22b、23a、23bからなる。フリップフロップ21、22a、22b、23a、23bは、それぞれ第1論理回路、第2論理回路、第3論理回路、第4論理回路、第5論理回路の一例である。フリップフロップ22a、22b、23a、23bは論理回路部の一例である。信号生成回路部20の動作は、図9及び図10を用いて説明した信号生成回路の動作と同様である。フリップフロップ21は、クロックAを受けて動作し、入力から出力Aを生成する。フリップフロップ22a、22bは、フリップフロップ21が生成した出力Aが入力され、クロックAとは異なるクロックBを受けて、それぞれ出力B1_pre、B2_preを出力する。フリップフロップ23a、23bは、出力B1_pre、B2_preがそれぞれ入力され、クロックAとは異なるクロックBを受けて、それぞれ出力B1_q、B2_qを出力する。クロックA、Bは、それぞれ第1のクロック、第2のクロックの一例である。出力B1_q、B2_qは、それぞれ第1の信号、第2の信号の一例である。
同期化回路部30aは、信号生成回路部20から出力される出力B1_q、B2_qから出力B1、B2を出力する回路である。同期化回路部30aは、出力B1_q、B2_qの位相を制御し、出力B1の位相と、出力B2の位相とを合わせて出力することが可能な論理演算を行う回路である。同期化回路部30aは、論理積回路31a、31bと、論理和回路32a、32bと、からなる。
論理積回路31aは、出力B1_qと、同期化許可信号ENとの論理積を取って出力B1_enを出力する。論理積回路31bは、出力B2_qと、同期化許可信号ENとの論理積を取って出力B2_enを出力する。論理積回路31a、31bは、それぞれ第1論理積回路、第2論理積回路の一例である。
論理和回路32aは、出力B1_qと、論理積回路31bからの出力B2_enとの論理和を取って出力B1を出力する。論理和回路32bは、出力B2_qと、論理積回路31aからの出力B1_enとの論理和を取って出力B2を出力する。論理和回路32a、32bは、それぞれ第1論理和回路、第2論理和回路の一例である。
同期化許可信号ENは、出力B1の位相と出力B2の位相とを調整するための信号である。図示しない信号生成回路によって同期化許可信号ENが生成され、同期化回路部30aに供給される。同期化許可信号ENを生成する信号生成回路は、クロック同期回路10aに形成されていてもよく、またクロック同期回路10aの外部に形成されていてもよい。なお、同期化許可信号ENは、出力B1_qと出力B2_qの位相を調整するための信号であると表現することもできる。
出力B1の位相と出力B2の位相とのずれを修正したい場合、同期化許可信号ENは有効となり、VDDレベルである“1”を入力する。出力B1の位相と出力B2の位相とのずれを修正しない場合は、同期化許可信号ENは無効となり、GNDレベルである“0”を入力する。ここで、VDDレベルは高い電圧レベルで、GNDレベルは接地電圧のように低い電圧レベルである。VDD、GNDは、それぞれ第1電圧、第2電圧の一例である。
同期化回路部30aは、同期化許可信号ENが有効である“1”の場合は出力B1、B2の位相を合わせて出力し、同期化許可信号ENが無効である“0”の場合は出力B1、B2の位相は出力B1_q、B2_qのまま、位相を変更させずに出力する。
図2は、図1に示したクロック同期回路10aの動作を説明するタイミングチャートである。
クロックAを受けて動作するフリップフロップ21は、時刻t1の時点で入力がLからHに変化すると、クロックAのLからHへの切替りのタイミングで出力AをLからHに変化させて出力する。入力は、時刻t1より後の時刻t3でHからLに変化する。なお、入力のHとLとの切替りは瞬時に行われるのではなく、所定時間を要する。
そして、入力が時刻t3でHからLに変化すると、フリップフロップ21は、次にクロックAがLからHに切り替わる時刻t4の時点で出力AをHからLに変化させて出力する。
クロックBを受けて動作し、出力Aが入力されるフリップフロップ22aは、出力AがLからHに切り替わったタイミング、つまり時刻t1で出力B1_preをLからHに変化させて出力する。そして、同じくクロックBを受けて動作し、出力B1_preが入力されるフリップフロップ23aは、出力B1_preがLからHに切り替わってから、クロックBの1周期後の時刻t2に出力B1_qをLからHに変化させて出力する。
そして、フリップフロップ22aは、出力AがHからLに切り替わったタイミング、つまり時刻t4で出力B1_preをHからLに変化させて出力する。フリップフロップ23aは、出力B1_preがHからLに切り替わってから、クロックBの1周期後の時刻t5に出力B1_qをHからLに変化させて出力する。ここで、1周期とは、例えばクロックBでの時刻t1から時刻t2までの期間である、クロックがLからHに変化し始めてから、次にLからHに変化し始めるまでの期間のことである。
一方、同じくクロックBを受けて動作し、出力Aが入力されるフリップフロップ22bは、出力AがLからHに切り替わったタイミングである時刻t1ではなく、出力B1_preがLからHに切り替わってから、クロックBの1周期後の時刻t2にB2_preをLからHに変化させて出力する。そして、同じくクロックBを受けて動作し、出力B2_preが入力されるフリップフロップ23bは、出力B2_preがLからHに切り替わってから、クロックBの1周期後の時刻t4に出力B2_qをLからHに変化させて出力する。
そして、フリップフロップ22bは、出力AがHからLに切り替わってから、クロックBの1周期後の時刻t5に出力B2_preをHからLに変化させて出力する。フリップフロップ23bは、出力B2_preがHからLに切り替わってから、クロックBの1周期後の時刻t6に出力B2_qをHからLに変化させて出力する。
図2では、出力B1の位相と、出力B2の位相とを合わせるため、同期化許可信号ENは全ての期間で“1”(H)としている。論理積回路31aは、入力される2つの信号がHの場合にのみ、出力B1_enをHにして出力する。同様に、論理積回路31bは、入力される2つの信号がHの場合にのみ、出力B2_enをHにして出力する。図2では、論理積回路31aは、時刻t2から時刻t5の間に出力B1_enをHにして出力する。そして論理積回路31bは、時刻t4から時刻t6の間に出力B2_enをHにして出力する。
論理和回路32aは、入力される2つの信号のいずれかがHの場合に、出力B1をHにして出力する。すなわち、論理和回路32aは、出力B1_qと出力B2_enとのいずれかがHである間にHとなる出力B1を出力する。
同様に、論理和回路32bは、入力される2つの信号のいずれかがHの場合に、出力B2をHにして出力する。すなわち、論理和回路32bは、出力B2_qと出力B1_enとのいずれかがHである間にHとなる出力B2を出力する。
図2では、論理和回路32aは、時刻t2から時刻t6の間に出力B1をHにして出力し、論理和回路32bも、時刻t2から時刻t6の間に出力B2をHにして出力する。
従って、同期化回路部30aは、図2に示すように、出力B1_q、B2_qの位相がずれている場合であっても、出力B1_q、B2_qのいずれかがHである期間においてHとなる出力B1、B2を出力することができる。すなわち、同期化回路部30aは、位相が同期している2つの出力B1、B2を出力することができる。
上記説明したように、本実施形態のクロック同期回路10aは、同期化回路部30aを設けることにより、位相が同期している出力B1、B2を生成することができる。
また、本実施形態のクロック同期回路10aは、同期化回路部30aとして論理和回路32a、32bを設けることにより、出力B1_q、B2_qのいずれかがHとなる時に、出力B1、B2をHにして出力することができる。これにより、出力B1、B2がLからHに変化するタイミングが早くなり、出力B1、B2がHとなる幅である有効幅を長くすることができる。従って、本実施の形態のクロック同期回路10aは、出力B1、B2が入力となる図示していない後段の回路について、立ち上がりのタイミングが早い信号を供給できる。
(第2実施形態)
図3は、本発明の第2実施形態に係るクロック同期回路10bの例を示す図である。図3に示したクロック同期回路10bは、信号生成回路部20と、同期化回路部30bと、からなる。
図3は、本発明の第2実施形態に係るクロック同期回路10bの例を示す図である。図3に示したクロック同期回路10bは、信号生成回路部20と、同期化回路部30bと、からなる。
信号生成回路部20の構成及び動作は、第1実施形態と同様であるため、詳細な説明は省略する。
同期化回路部30bは、信号生成回路部20から出力される出力B1_q、B2_qから出力B1、B2を出力する回路である。同期化回路部30bは、出力B1_q、B2_qの位相を制御し、出力B1、B2の位相を合わせて出力することが可能な論理演算を行う回路である。同期化回路部30bは、論理積回路31a、31b、33a、33bと、からなる。第2実施形態に係る同期化回路部30bは、第1実施形態に係る同期化回路部30aの論理和回路32a、32bが、論理積回路33a、33bに置き換わった構成を有する。すなわち、論理積回路33aは、出力B1_qと、論理積回路31bからの出力B2_enとの論理積を取って出力B1を出力する。論理積回路33bは、出力B2_qと、論理積回路31aからの出力B1_enとの論理積を取って出力B2を出力する。論理積回路33a、33bは、それぞれ第3論理積回路、第4論理積回路の一例である。
同期化許可信号ENは、図示しない信号生成回路によって生成され、同期化回路部30bに供給される。同期化許可信号ENを生成する信号生成回路は、クロック同期回路10bに形成されていてもよく、またクロック同期回路10bの外部に形成されていてもよい。
図4は、図3に示したクロック同期回路10aの動作を説明するタイミングチャートである。
上述したように、第2実施形態に係る同期化回路部30bは、第1実施形態に係る同期化回路部30aの論理和回路32a、32bが、論理積回路33a、33bに置き換わった構成を有する。従って、ここでは論理積回路33a、33bに置き換わったことによる、第1実施形態からの動作の変更点を説明する。
論理積回路33aは、入力される2つの信号がいずれもHの場合に、出力B1をHにして出力する。すなわち、論理積回路33aは、出力B1_qと出力B2_enがいずれもHである間にHとなる出力B1を出力する。
同様に、論理積回路33bは、入力される2つの信号がいずれもHの場合に、出力B1をHにして出力する。すなわち、論理積回路33bは、出力B2_qと出力B1_enとがいずれもHである間にHとなる出力B2を出力する。
図4では、論理積回路33aは、時刻t4から時刻t5の間に出力B1をHにして出力し、論理積回路33bも、時刻t4から時刻t5の間に出力B2をHにして出力する。
従って、同期化回路部30bは、図4に示すように、出力B1_q、B2_qの位相がずれている場合であっても、出力B1_q、B2_qが共にHである期間においてHとなる出力B1、B2を出力することができる。すなわち、同期化回路部30bは、位相が同期している2つの出力B1、B2を出力することができる。
以上説明したように、本実施の形態のクロック同期回路10bは、同期化回路部30bを設けることにより、位相が同期している出力B1、B2を生成することができる。
また、本実施の形態のクロック同期回路10bは、同期化回路部30bとして論理積回路33a、33bを設けることにより、出力B1_q、B2_qが共にHとなる時に、出力B1、B2をHにして出力することができる。これにより、出力B1_q、B2_qがHからLに変化するタイミングが早くなり、出力B1、B2がHとなる幅である有効幅の間延びを防ぐことができる。従って、本実施の形態のクロック同期回路10bは、出力B1、B2が入力となる図示していない後段の回路について、立ち下がりのタイミングが早い信号を供給できる。
(第3実施形態)
図5は、本発明の第3実施形態に係るクロック同期回路10cの例を示す図である。図5に示したクロック同期回路10cは、信号生成回路部20と、同期化回路部30cと、からなる。
図5は、本発明の第3実施形態に係るクロック同期回路10cの例を示す図である。図5に示したクロック同期回路10cは、信号生成回路部20と、同期化回路部30cと、からなる。
信号生成回路部20の構成及び動作は、第1実施形態と同様であるため、詳細な説明は省略する。
同期化回路部30cは、信号生成回路部20から出力される出力B1_q、B2_qから出力B10、B20、B11、B21を出力する回路である。同期化回路部30cは、出力B1_q、B2_qの位相を制御し、出力B10、B20の位相を合わせて出力することが可能な論理演算、及び、出力B11、B21の位相を合わせて出力することが可能な論理演算を行う回路である。同期化回路部30cは、論理積回路31a、31b、31c、31d、33a、33bと、論理和回路32a、32bとからなる。第3実施形態に係る同期化回路部30cは、第1実施形態に係る同期化回路部30aの構成と、第2実施形態に係る同期化回路部30bの構成とが組み合わされた構成を有する。
論理積回路31aは、出力B1_qと、同期化許可信号EN1との論理積をとって出力B1_enを出力する。論理積回路31bは、出力B2_qと、同期化許可信号EN1との論理積をとって出力B2_enを出力する。論理積回路33aは、出力B1_qと、論理積回路31bからの出力B2_enとの論理積を取って出力B10を出力する。論理積回路33bは、出力B2_qと、論理積回路31aからの出力B1_enとの論理積を取って出力B20を出力する。論理積回路31a、31b、33a、33bは、それぞれ第1論理積回路、第2論理積回路、第3論理積回路、第4論理積回路の一例である。
論理積回路31cは、出力B1_qと、同期化許可信号EN2との論理積をとって出力B1_enを出力する。論理積回路31dは、出力B2_qと、同期化許可信号EN2との論理積をとって出力B2_enを出力する。論理和回路32aは、出力B1_qと、論理積回路31dからの出力B2_enとの論理和を取って出力B11を出力する。論理和回路32bは、出力B2_qと、論理積回路31cからの出力B1_enとの論理和を取って出力B21を出力する。論理積回路31c、31dは、それぞれ第5論理積回路、第6論理積回路の一例であり、論理和回路32a、32bは、それぞれ第1論理和回路、第2論理和回路の一例である。
同期化許可信号EN1及び同期化許可信号EN2は、出力B10の位相と出力B20の位相、及び出力B11の位相と出力B21の位相を調整するための信号である。図示しない信号生成回路によって同期化許可信号EN1及び同期化許可信号EN2が生成され、同期化回路部30cに供給される。同期化許可信号EN1及び同期化許可信号EN2を生成する信号生成回路は、クロック同期回路10cに形成されていてもよく、またクロック同期回路10cの外部に形成されていてもよい。また、同期化許可信号EN1及び同期化許可信号EN2は、同じ信号として生成しても、異なる信号として生成してもよく、また同期化許可信号EN1及び同期化許可信号EN2は、出力B1_qと出力B2_qの位相を調整するための信号であると表現することもできる。
同期化許可信号EN1は、出力B10の位相と出力B20の位相とのずれを修正したい場合、同期化許可信号EN1は有効となり、VDDレベルである“1”を入力し、位相ずれを修正しない場合、同期化許可信号EN1は無効となり、GNDレベルである“0”を入力する。同期化許可信号EN1は、第1の同期化許可信号の一例である。
同期化許可信号EN2は、出力B11の位相と出力B21の位相とのずれを修正したい場合、同期化許可信号EN1は有効となり、VDDレベルである“1”を入力し、位相ずれを修正しない場合、同期化許可信号EN1は無効となり、GNDレベルである“0”を入力する。同期化許可信号EN2は、第2の同期化許可信号の一例である。
図6は、図5に示したクロック同期回路10aの動作を説明するタイミングチャートである。
上述したように、第3実施形態に係る同期化回路部30cは、第1実施形態に係る同期化回路部30aの構成と、第2実施形態に係る同期化回路部30bの構成とが組み合わされた構成を有する。従って、ここでは同期化回路部30cに置き換わったことによる、第1実施形態からの動作の変更点を説明する。
図6では、出力B10の位相と、出力B20の位相とを合わせるため、同期化許可信号EN1は全ての期間で“1”(H)としており、出力B11の位相と、出力B21の位相とを合わせるため、同期化許可信号EN2は全ての期間で“1”(H)としている。
論理積回路33aは、入力される2つの信号がいずれもHの場合に、出力B10をHにして出力する。すなわち、論理積回路33aは、出力B1_qと出力B2_enがいずれもHである間にHとなる出力B10を出力する。
同様に、論理積回路33bは、入力される2つの信号がいずれもHの場合に、出力B20をHにして出力する。すなわち、論理積回路33bは、出力B2_qと出力B1_enとがいずれもHである間にHとなる出力B20を出力する。
また、論理和回路32aは、入力される2つの信号のいずれかがHの場合に、出力B11をHにして出力する。すなわち、論理和回路32aは、出力B1_qと出力B2_enとのいずれかがHである間にHとなる出力B11を出力する。
同様に、論理和回路32bは、入力される2つの信号のいずれかがHの場合に、出力B21をHにして出力する。すなわち、論理和回路32bは、出力B2_qと出力B1_enとのいずれかがHである間にHとなる出力B21を出力する。
図6では、論理積回路33aは、時刻t4から時刻t5の間に出力B10をHにして出力し、論理積回路33bも、時刻t4から時刻t5の間に出力B20をHにして出力する。また、論理和回路32aは、時刻t2から時刻t6の間に出力B11をHにして出力し、論理和回路32bも、時刻t2から時刻t6の間に出力B21をHにして出力する。
従って、同期化回路部30cは、図6に示すように、出力B1_q、B2_qの位相がずれている場合であっても、出力B1_q、B2_qが共にHである期間においてHとなる出力B10、B20を出力することができる。すなわち、同期化回路部30cは、位相が同期している2つの出力B10、B20を出力することができる。
また、同期化回路部30cは、図6に示すように、出力B1_q、B2_qの位相がずれている場合であっても、出力B1_q、B2_qのいずれかがHである期間においてHとなる出力B11、B21を出力することができる。すなわち、同期化回路部30cは、位相が同期している2つの出力B11、B21を出力することができる。
以上説明したように、本実施の形態のクロック同期回路10cは、第1実施形態に係る同期化回路部30aの構成と、第2実施形態に係る同期化回路部30bの構成とを組み合わせた同期化回路部30cを設けることにより、位相が同期している出力B10、B20及び出力B11、21を生成することができる。
また、同期化回路部30cは、第1実施形態に係る同期化回路部30aの構成と、第2実施形態に係る同期化回路部30bの構成とが組み合わされた構成であるため、第1実施形態と第2実施形態の両方の利点を含んでいる。そのため、図示していない後段の回路に供給する出力を出力B10、B20及びB11、B21から選択できる。具体的には、後段の回路に供給する出力が、立ち上がりが早く有効幅が長い出力が必要な場合には、同期化許可信号EN1を有効にして出力B10、B20を選択し、有効幅を間延びさせずに立ち下がりが早い出力が必要な場合には、同期化許可信号EN2を有効にして出力B11、B21を選択することができる。
続いて、第1実施形態~第3実施形態のクロック同期回路を用いた半導体装置の構成例を説明する。
図7は、第1実施形態~第3実施形態のクロック同期回路を用いた半導体装置90の構成例を示す図である。図7に示した半導体装置90は、起動信号生成回路91、クロック同期回路10、タイマ制御回路92a、92b、及びタイマカウンタ回路93a、93bを備える。クロック同期回路10は、第1実施形態~第3実施形態の何れかのクロック同期回路である。
起動信号生成回路91は、所定の起動信号を生成してクロック同期回路10に供給する。タイマ制御回路92a、92bは、クロック同期回路10が生成する、位相が同期した信号に基づいて、それぞれタイマカウンタ回路93a、93bの動作を制御する回路である。タイマカウンタ回路93a、93bは、タイマ制御回路92a、92bからの制御に基づいてタイマをカウントする回路である。
図7に示した半導体装置90は、2つの出力の位相を同期させることが可能なクロック同期回路10を備えることで、タイマカウンタ回路93a、93bによりカウントされるタイマの値を一致させることができる。
なお、図7には、クロック同期回路が出力する信号に基づいてタイマをカウントするタイマカウンタ回路を備える半導体装置を示したが、本発明は係る例に限定されるものではない。クロック同期回路が出力する信号に基づいて同期して動作する回路を備えるものであれは、半導体装置は図7に示したものに限定されるものではない。
以上説明したように本発明の実施形態によれば、同期化許可信号との論理演算を行うことで、非同期関係にある回路を同期的に制御したい場合に、非同期関係にある回路の出力を同期関係のある出力に変換するクロック同期回路を提供することができる。また、本発明の実施形態によれば、クロック同期回路が出力する信号に基づいて、同期して動作する回路を備える半導体装置が提供される。
10a、10b、10c クロック同期回路
20 信号生成回路部
30a、30b、30c 同期化回路部
20 信号生成回路部
30a、30b、30c 同期化回路部
Claims (16)
- 第1のクロックに基づいて出力された信号を、前記第1のクロックと異なる第2のクロックでそれぞれ動作する2つの論理回路部で受けて、第1の信号及び第2の信号を生成する信号生成回路部と、
前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための同期化許可信号が入力され、前記第1の信号及び前記同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第1の出力と、前記第2の信号及び前記同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第2の出力とにより、前記第1の信号及び前記第2の信号の位相を制御する同期化回路部と、
を備える、クロック同期回路。 - 前記同期化回路部は、
前記第1の信号と前記同期化許可信号との論理積を取る第1論理積回路と、
前記第2の信号と前記同期化許可信号との論理積を取る第2論理積回路と、
前記第1の信号と前記第2論理積回路の出力との論理和を取る第1論路和回路と、
前記第2の信号と前記第1論理積回路の出力との論理和を取る第2論路和回路と、
を備える、請求項1に記載のクロック同期回路。 - 前記同期化回路部は、
前記第1の信号と前記同期化許可信号との論理積を取る第1論理積回路と、
前記第2の信号と前記同期化許可信号との論理積を取る第2論理積回路と、
前記第1の信号と前記第2論理積回路の出力との論理積を取る第3論路積回路と、
前記第2の信号と前記第1論理積回路の出力との論理積を取る第4論路積回路と、
を備える、請求項1に記載のクロック同期回路。 - 前記同期化回路部は、前記同期化許可信号が有効の場合に前記第1の信号及び前記第2の信号の位相を合わせて出力し、前記同期化許可信号が無効の場合に前記第1の信号及び前記第2の信号の位相を変更せずに出力する、請求項1~3のいずれか1項に記載のクロック同期回路。
- 前記同期化許可信号は、有効の場合には第1の電圧の信号であり、無効の場合には前記第1の電圧とは異なる第2の電圧の信号である、請求項4に記載のクロック同期回路。
- 第1のクロックに基づいて出力された信号を、前記第1のクロックと異なる第2のクロックでそれぞれ動作する2つの論理回路部で受けて、第1の信号及び第2の信号を生成する信号生成回路部と、
前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための第1の同期化許可信号が入力され、前記第1の信号及び前記第1の同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第1の出力と、前記第2の信号及び前記第1の同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第2の出力とにより、前記第1の信号及び前記第2の信号の位相を制御する第1の同期化回路部と、
前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための第2の同期化許可信号が入力され、前記第1の信号及び前記第2の同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第3の出力と、前記第2の信号及び前記第2の同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第4の出力とにより、前記第1の信号及び前記第2の信号の位相を制御する第2の同期化回路部とを備える、クロック同期回路。 - 前記第1の同期化回路部は、
前記第1の信号と前記第1の同期化許可信号との論理積を取る第1論理積回路と、
前記第2の信号と前記第1の同期化許可信号との論理積を取る第2論理積回路と、
前記第1の信号と前記第2論理積回路の出力との論理積を取る第3論理積回路と、
前記第2の信号と前記第1論理積回路の出力との論理積を取る第4論理積回路と、
を備え、
前記第2の同期化回路部は、
前記第1の信号と前記第2の同期化許可信号との論理積を取る第5論理積回路と、
前記第2の信号と前記第2の同期化許可信号との論理積を取る第6論理積回路と、
前記第1の信号と前記第6論理積回路の出力との論理和を取る第1論理和回路と、
前記第2の信号と前記第5論理積回路の出力との論理和を取る第2論理和回路と、
を備える、請求項6に記載のクロック同期回路。 - 前記第1の同期化回路部は、前記第1の同期化許可信号が有効の場合に前記第1の信号及び前記第2の信号の位相を合わせて出力し、前記第1の同期化許可信号が無効の場合に前記第1の信号及び前記第2の信号の位相を変更せずに出力し、
前記第2の同期化回路部は、前記第2の同期化許可信号が有効の場合に前記第1の信号及び前記第2の信号の位相を合わせて出力し、前記第2の同期化許可信号が無効の場合に前記第1の信号及び前記第2の信号の位相を変更せずに出力する、請求項6又は請求項7に記載のクロック同期回路。 - 前記第1の同期化許可信号は、有効の場合には第1の電圧の信号であり、無効の場合には前記第1の電圧とは異なる第2の電圧の信号であり、
前記第2の同期化許可信号は、有効の場合には前記第1の電圧の信号であり、無効の場合には前記第2の電圧の信号である、請求項8に記載のクロック同期回路。 - 前記信号生成回路部は、
前記第1のクロックに基づいて動作する第1論理回路と、
前記第1論理回路から出力された信号を受け、前記第2のクロックに基づいて動作する第2論理回路と、
前記第2論理回路と並列で、前記第1論理回路から出力された信号を受け、前記第2のクロックに基づいて動作する第3論理回路と、
前記第2論理回路から出力された信号を受け、前記第2のクロックに基づいて動作し、前記第1の信号を生成する第4論理回路と、
前記第3論理回路の出力された信号を受け、前記第2のクロックに基づいて動作し、前記第2の信号を生成する第5論理回路と、
を備える、請求項1~9のいずれか1項に記載のクロック同期回路。 - 前記第1論理回路、前記第2論理回路、前記第3論理回路、前記第4論理回路、前記第5論理回路は、フリップフロップである、請求項10に記載のクロック同期回路。
- 信号を出力する信号出力回路と、
前記信号出力回路が出力した信号に基づいて少なくとも2つの信号を生成する請求項1~11のいずれか1項に記載のクロック同期回路と、
前記クロック同期回路が生成した信号に基づいて動作する制御回路と、
を備える、半導体装置。 - 第1のクロックに基づいて出力された信号を、前記第1のクロックと異なる第2のクロックでそれぞれ動作する2つの論理回路部で受けて、第1の信号及び第2の信号を生成し、
前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための同期化許可信号が入力され、前記第1の信号及び前記同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第1の出力と、前記第2の信号及び前記同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第2の出力とにより、前記第1の信号及び前記第2の信号の位相を制御する、
クロック同期方法。 - 前記同期化許可信号が有効の場合に前記第1の信号及び前記第2の信号の位相を合わせて出力し、前記同期化許可信号が無効の場合に前記第1の信号及び前記第2の信号の位相を変更せずに出力する、請求項13に記載のクロック同期方法。
- 第1のクロックに基づいて出力された信号を、前記第1のクロックと異なる第2のクロックでそれぞれ動作する2つの論理回路部で受けて、第1の信号及び第2の信号を生成し、
前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための第1の同期化許可信号が入力され、前記第1の信号及び前記第1の同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第1の出力と、前記第2の信号及び前記第1の同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第2の出力とにより、前記第1の信号及び前記第2の信号の位相を制御し、
前記第1の信号、前記第2の信号、前記第1の信号及び前記第2の信号の位相を調整するための第2の同期化許可信号が入力され、前記第1の信号及び前記第2の同期化許可信号の論理演算の結果と前記第2の信号とを論理演算した第3の出力と、前記第2の信号及び前記第2の同期化許可信号の論理演算の結果と前記第1の信号とを論理演算した第4の出力とにより、前記第1の信号及び前記第2の信号の位相を制御する、
クロック同期方法。 - 前記第1の同期化許可信号が有効の場合に前記第1の信号及び前記第2の信号の位相を合わせて出力し、前記第1の同期化許可信号が無効の場合に前記第1の信号及び前記第2の信号の位相を変更せずに出力し、
前記第2の同期化許可信号が有効の場合に前記第1の信号及び前記第2の信号の位相を合わせて出力し、前記第2の同期化許可信号が無効の場合に前記第1の信号及び前記第2の信号の位相を変更せずに出力する、請求項15に記載のクロック同期方法。
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