JP2022156708A - クロック同期回路、半導体装置、及びクロック同期方法 - Google Patents

Abstract

【課題】非同期関係にある回路を同期的に制御したい場合に、非同期関係にある回路の出力を同期関係のある出力に変換するクロック同期回路、半導体装置、及びクロック同期方法を提供する。【解決手段】第１のクロックに基づいて出力された信号を、前記第１のクロックと異なる第２のクロックでそれぞれ動作する２つの論理回路部で受けて、第１の信号及び第２の信号を生成する信号生成回路部と、前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための同期化許可信号が入力され、前記第１の信号及び前記同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第１の出力と、前記第２の信号及び前記同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第２の出力とにより、前記第１の信号及び前記第２の信号の位相を制御する同期化回路部と、を備える。【選択図】図１

Description

本発明は、クロック同期回路、半導体装置、及びクロック同期方法に関する。

信号の位相を並列的に同期するための並列同期回路が知られている。特許文献１には、信号のフレームパターンの検出結果に応じて論理演算を行い、同期復帰する回路が開示されている。

特開昭６２-２２００３７号公報

あるクロック（クロックＡとする）に同期している出力（出力Ａとする）から、クロックＡとは別のクロック（クロックＢとする）に同期する出力（出力Ｂとする）を２つ生成する場合、理想的には２つの出力Ｂの位相が同期する。しかし、クロックＢの立ち上がりのタイミングで出力Ａを受け取れていない場合に、２つの出力Ｂの位相がずれてしまう。

本発明は、上記の点に鑑みてなされたものであり、非同期関係にある回路を同期的に制御したい場合に、非同期関係にある回路の出力を同期関係のある出力に変換するクロック同期回路、半導体装置、及びクロック同期方法を提供することを目的とする。

本発明の第１態様に係るクロック同期回路は、第１のクロックに基づいて出力された信号を、前記第１のクロックと異なる第２のクロックでそれぞれ動作する２つの論理回路部で受けて、第１の信号及び第２の信号を生成する信号生成回路部と、前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための同期化許可信号が入力され、前記第１の信号及び前記同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第１の出力と、前記第２の信号及び前記同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第２の出力とにより、前記第１の信号及び前記第２の信号の位相を制御する同期化回路部と、を備える。

本発明の第２態様に係るクロック同期回路は、第１のクロックに基づいて出力された信号を、前記第１のクロックと異なる第２のクロックでそれぞれ動作する２つの論理回路部で受けて、第１の信号及び第２の信号を生成する信号生成回路部と、前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための第１の同期化許可信号が入力され、前記第１の信号及び前記第１の同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第１の出力と、前記第２の信号及び前記第１の同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第２の出力とにより、前記第１の信号及び前記第２の信号の位相を制御する第１の同期化回路部と、前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための第２の同期化許可信号が入力され、前記第１の信号及び前記第２の同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第３の出力と、前記第２の信号及び前記第２の同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第４の出力とにより、前記第１の信号及び前記第２の信号の位相を制御する第２の同期化回路部とを備える。

本発明の第３態様に係るクロック同期方法は、第１のクロックに基づいて出力された信号を、前記第１のクロックと異なる第２のクロックでそれぞれ動作する２つの論理回路部で受けて、第１の信号及び第２の信号を生成し、前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための同期化許可信号が入力され、前記第１の信号及び前記同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第１の出力と、前記第２の信号及び前記同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第１の出力とにより、前記第１の信号及び前記第２の信号の位相を制御する。

本発明の第４態様に係るクロック同期方法は、第１のクロックに基づいて出力された信号を、前記第１のクロックと異なる第２のクロックでそれぞれ動作する２つの論理回路部で受けて、第１の信号及び第２の信号を生成し、前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための第１の同期化許可信号が入力され、前記第１の信号及び前記第１の同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第１の出力と、前記第２の信号及び前記第１の同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第２の出力とにより、前記第１の信号及び前記第２の信号の位相を制御し、前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための第２の同期化許可信号が入力され、前記第１の信号及び前記第２の同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第３の出力と、前記第２の信号及び前記第２の同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第４の出力とにより、前記第１の信号及び前記第２の信号の位相を制御する。

本発明によれば、同期化許可信号との論理演算を行うことで、非同期関係にある回路を同期的に制御したい場合に、非同期関係にある回路の出力を同期関係のある出力に変換するクロック同期回路、半導体装置、及びクロック同期方法を提供することができる。

本発明の第１実施形態に係るクロック同期回路の例を示す図である。 図１に示したクロック同期回路の動作を説明するタイミングチャートである。 本発明の第２実施形態に係るクロック同期回路の例を示す図である。 図３に示したクロック同期回路の動作を説明するタイミングチャートである。 本発明の第３実施形態に係るクロック同期回路の例を示す図である。 図５に示したクロック同期回路の動作を説明するタイミングチャートである。 第１実施形態～第３実施形態のクロック同期回路を用いた半導体装置の構成例を示す図である。 本発明の実施形態の前提となる信号生成回路の例を示す図である。 本発明の実施形態の前提となる信号生成回路の例を示す図である。 図９に示した信号生成回路の動作を説明するタイミングチャートである。

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。

（前提）
本発明の実施形態について説明する前に、本発明の実施形態の前提となる回路を説明する。

図８は、本発明の実施形態の前提となる信号生成回路の例を示す図である。図８に示した信号生成回路は、非同期入力を同期化する回路であり、本回路は、入力をクロックＡで受け付けたフリップフロップ１の出力Ａから、クロックＢに同期化させた出力Ｂをフリップフロップ２、３で生成する。

フリップフロップ１の出力Ａから、２つの出力Ｂを生成するケースがある。図９は、本発明の実施形態の前提となる信号生成回路の例を示す図である。図９に示した信号生成回路は、非同期入力を同期化する回路であり、本回路は、入力をクロックＡで受け付けたフリップフロップ１の出力Ａから、クロックＢに同期化させた出力Ｂ１をフリップフロップ２ａ、３ａで生成し、クロックＢに同期化させた出力Ｂ２をフリップフロップ２ｂ、３ｂで生成する。

ここで、フリップフロップ２ａ、２ｂが出力Ａを受けたタイミングによっては、クロックＢに基づいて生成される２つの出力Ｂ１、Ｂ２の位相が一致しない場合がある。

図１０は、図９に示した信号生成回路の動作を説明するタイミングチャートである。

時刻ｔ１の時点で入力がＧＮＤレベルであるＬ（ロー）からＶＤＤレベルであるＨ（ハイ）に変化すると、クロックＡを受けて動作するフリップフロップ１は、クロックＡのＬからＨへの切替りのタイミングで出力ＡをＬからＨに変化させて出力する。入力は、時刻ｔ１より後の時刻ｔ３でＨからＬに変化する。なお、入力のＨとＬとの切替りは瞬時に行われるのではなく、所定時間を要する。

そして、入力が時刻ｔ３でＨからＬに変化すると、フリップフロップ１は、次にクロックＡがＬからＨに切り替わる時刻ｔ４の時点で出力ＡをＨからＬに変化させて出力する。

クロックＢを受けて動作し、出力Ａが入力されるフリップフロップ２ａは、出力ＡがＬからＨに切り替わったタイミングで出力Ｂ１＿ｐｒｅをＬからＨに変化させて出力する。そして、同じくクロックＢを受けて動作し、出力Ｂ１＿ｐｒｅが入力されるフリップフロップ３ａは、出力Ｂ１＿ｐｒｅがＬからＨに切り替わってから、クロックＢの１周期後の時刻ｔ２に出力Ｂ１をＬからＨに変化させて出力する。ここで、１周期とは、例えばクロックＢでの時刻ｔ１から時刻ｔ２までの期間である、クロックがＬからＨに変化し始めてから、次にＬからＨに変化し始めるまでの期間や、反対にクロックがＨからＬに変化し始めてから、次にＨからＬに変化し始めるまでの期間のことである。

そして、フリップフロップ２ａは、出力ＡがＨからＬに切り替わったタイミングで出力Ｂ１＿ｐｒｅをＨからＬに変化させて出力する。フリップフロップ３ａは、出力Ｂ１＿ｐｒｅがＨからＬに切り替わってから、クロックＢの１周期後の時刻ｔ５に出力Ｂ１をＨからＬに変化させて出力する。

一方、同じくクロックＢを受けて動作し、出力Ａが入力されるフリップフロップ２ｂは、出力ＡがＬからＨに切り替わったタイミングではなく、出力Ｂ１＿ｐｒｅがＬからＨに切り替わってから、クロックＢの１周期後の時刻ｔ２にＢ２＿ｐｒｅをＬからＨに変化させて出力する。そして、同じくクロックＢを受けて動作し、出力Ｂ２＿ｐｒｅが入力されるフリップフロップ３ｂは、出力Ｂ２＿ｐｒｅがＬからＨに切り替わってから、クロックＢの１周期後の時刻ｔ４に出力Ｂ２をＬからＨに変化させて出力する。

そして、フリップフロップ２ｂは、出力ＡがＨからＬに切り替わってから、クロックＢの１周期後の時刻ｔ５に出力Ｂ２＿ｐｒｅをＨからＬに変化させて出力する。フリップフロップ３ｂは、出力Ｂ２＿ｐｒｅがＨからＬに切り替わってから、クロックＢの１周期後の時刻ｔ６に出力Ｂ２をＨからＬに変化させて出力する。

このように、図８に示した信号生成回路は、フリップフロップ２ａ、３ａにより出力される出力Ｂ１と、フリップフロップ２ｂ、３ｂにより出力される出力Ｂ２とで、ＬからＨに切り替わるタイミング及びＨからＬに切り替わるタイミングが異なる。つまり、出力Ｂ１、Ｂ２は位相がずれていることを意味する。これは、フリップフロップ２ａは、出力Ａが変化した瞬間のクロックＢの立ち上がりのタイミングで、出力Ａを受け取れているが、フリップフロップ２ｂは、出力Ａが変化した瞬間のクロックＢの立ち上がりのタイミングでは出力Ａを受け取ることができず、次のクロックＢの立ち上がりのタイミングで出力Ａを受け取っているからである。

従って、フリップフロップを用いて１つの入力から２つの出力を生成する場合、図９に示した回路は、常に２つの出力の位相を同期させることができると限らない。従って、図９に示した回路は、２つの出力を夫々受けて動作する回路が同期する必要がある場合に用いることは適切ではない。

そこで、本件発明者は、フリップフロップを用いて１つの入力から２つの出力を生成する場合に、２つの出力の位相を同期化させる技術について鋭意検討を行った。その結果、本件発明者は、フリップフロップを用いて１つの入力から２つの出力を生成する場合に、論理演算により２つの出力の位相を同期化させる技術を考案するに至った。

（第１実施形態）
図１は、本発明の第１実施形態に係るクロック同期回路１０ａの例を示す図である。図１に示したクロック同期回路１０ａは、信号生成回路部２０と、同期化回路部３０ａと、からなる。

信号生成回路部２０は、フリップフロップ２１、２２ａ、２２ｂ、２３ａ、２３ｂからなる。フリップフロップ２１、２２ａ、２２ｂ、２３ａ、２３ｂは、それぞれ第１論理回路、第２論理回路、第３論理回路、第４論理回路、第５論理回路の一例である。フリップフロップ２２ａ、２２ｂ、２３ａ、２３ｂは論理回路部の一例である。信号生成回路部２０の動作は、図９及び図１０を用いて説明した信号生成回路の動作と同様である。フリップフロップ２１は、クロックＡを受けて動作し、入力から出力Ａを生成する。フリップフロップ２２ａ、２２ｂは、フリップフロップ２１が生成した出力Ａが入力され、クロックＡとは異なるクロックＢを受けて、それぞれ出力Ｂ１＿ｐｒｅ、Ｂ２＿ｐｒｅを出力する。フリップフロップ２３ａ、２３ｂは、出力Ｂ１＿ｐｒｅ、Ｂ２＿ｐｒｅがそれぞれ入力され、クロックＡとは異なるクロックＢを受けて、それぞれ出力Ｂ１＿ｑ、Ｂ２＿ｑを出力する。クロックＡ、Ｂは、それぞれ第１のクロック、第２のクロックの一例である。出力Ｂ１＿ｑ、Ｂ２＿ｑは、それぞれ第１の信号、第２の信号の一例である。

同期化回路部３０ａは、信号生成回路部２０から出力される出力Ｂ１＿ｑ、Ｂ２＿ｑから出力Ｂ１、Ｂ２を出力する回路である。同期化回路部３０ａは、出力Ｂ１＿ｑ、Ｂ２＿ｑの位相を制御し、出力Ｂ１の位相と、出力Ｂ２の位相とを合わせて出力することが可能な論理演算を行う回路である。同期化回路部３０ａは、論理積回路３１ａ、３１ｂと、論理和回路３２ａ、３２ｂと、からなる。

論理積回路３１ａは、出力Ｂ１＿ｑと、同期化許可信号ＥＮとの論理積を取って出力Ｂ１＿ｅｎを出力する。論理積回路３１ｂは、出力Ｂ２＿ｑと、同期化許可信号ＥＮとの論理積を取って出力Ｂ２＿ｅｎを出力する。論理積回路３１ａ、３１ｂは、それぞれ第１論理積回路、第２論理積回路の一例である。

論理和回路３２ａは、出力Ｂ１＿ｑと、論理積回路３１ｂからの出力Ｂ２＿ｅｎとの論理和を取って出力Ｂ１を出力する。論理和回路３２ｂは、出力Ｂ２＿ｑと、論理積回路３１ａからの出力Ｂ１＿ｅｎとの論理和を取って出力Ｂ２を出力する。論理和回路３２ａ、３２ｂは、それぞれ第１論理和回路、第２論理和回路の一例である。

同期化許可信号ＥＮは、出力Ｂ１の位相と出力Ｂ２の位相とを調整するための信号である。図示しない信号生成回路によって同期化許可信号ＥＮが生成され、同期化回路部３０ａに供給される。同期化許可信号ＥＮを生成する信号生成回路は、クロック同期回路１０ａに形成されていてもよく、またクロック同期回路１０ａの外部に形成されていてもよい。なお、同期化許可信号ＥＮは、出力Ｂ１＿ｑと出力Ｂ２＿ｑの位相を調整するための信号であると表現することもできる。

出力Ｂ１の位相と出力Ｂ２の位相とのずれを修正したい場合、同期化許可信号ＥＮは有効となり、ＶＤＤレベルである“１”を入力する。出力Ｂ１の位相と出力Ｂ２の位相とのずれを修正しない場合は、同期化許可信号ＥＮは無効となり、ＧＮＤレベルである“０”を入力する。ここで、ＶＤＤレベルは高い電圧レベルで、ＧＮＤレベルは接地電圧のように低い電圧レベルである。ＶＤＤ、ＧＮＤは、それぞれ第１電圧、第２電圧の一例である。

同期化回路部３０ａは、同期化許可信号ＥＮが有効である“１”の場合は出力Ｂ１、Ｂ２の位相を合わせて出力し、同期化許可信号ＥＮが無効である“０”の場合は出力Ｂ１、Ｂ２の位相は出力Ｂ１＿ｑ、Ｂ２＿ｑのまま、位相を変更させずに出力する。

図２は、図１に示したクロック同期回路１０ａの動作を説明するタイミングチャートである。

クロックＡを受けて動作するフリップフロップ２１は、時刻ｔ１の時点で入力がＬからＨに変化すると、クロックＡのＬからＨへの切替りのタイミングで出力ＡをＬからＨに変化させて出力する。入力は、時刻ｔ１より後の時刻ｔ３でＨからＬに変化する。なお、入力のＨとＬとの切替りは瞬時に行われるのではなく、所定時間を要する。

そして、入力が時刻ｔ３でＨからＬに変化すると、フリップフロップ２１は、次にクロックＡがＬからＨに切り替わる時刻ｔ４の時点で出力ＡをＨからＬに変化させて出力する。

クロックＢを受けて動作し、出力Ａが入力されるフリップフロップ２２ａは、出力ＡがＬからＨに切り替わったタイミング、つまり時刻ｔ１で出力Ｂ１＿ｐｒｅをＬからＨに変化させて出力する。そして、同じくクロックＢを受けて動作し、出力Ｂ１＿ｐｒｅが入力されるフリップフロップ２３ａは、出力Ｂ１＿ｐｒｅがＬからＨに切り替わってから、クロックＢの１周期後の時刻ｔ２に出力Ｂ１＿ｑをＬからＨに変化させて出力する。

そして、フリップフロップ２２ａは、出力ＡがＨからＬに切り替わったタイミング、つまり時刻ｔ４で出力Ｂ１＿ｐｒｅをＨからＬに変化させて出力する。フリップフロップ２３ａは、出力Ｂ１＿ｐｒｅがＨからＬに切り替わってから、クロックＢの１周期後の時刻ｔ５に出力Ｂ１＿ｑをＨからＬに変化させて出力する。ここで、１周期とは、例えばクロックＢでの時刻ｔ１から時刻ｔ２までの期間である、クロックがＬからＨに変化し始めてから、次にＬからＨに変化し始めるまでの期間のことである。

一方、同じくクロックＢを受けて動作し、出力Ａが入力されるフリップフロップ２２ｂは、出力ＡがＬからＨに切り替わったタイミングである時刻ｔ１ではなく、出力Ｂ１＿ｐｒｅがＬからＨに切り替わってから、クロックＢの１周期後の時刻ｔ２にＢ２＿ｐｒｅをＬからＨに変化させて出力する。そして、同じくクロックＢを受けて動作し、出力Ｂ２＿ｐｒｅが入力されるフリップフロップ２３ｂは、出力Ｂ２＿ｐｒｅがＬからＨに切り替わってから、クロックＢの１周期後の時刻ｔ４に出力Ｂ２＿ｑをＬからＨに変化させて出力する。

そして、フリップフロップ２２ｂは、出力ＡがＨからＬに切り替わってから、クロックＢの１周期後の時刻ｔ５に出力Ｂ２＿ｐｒｅをＨからＬに変化させて出力する。フリップフロップ２３ｂは、出力Ｂ２＿ｐｒｅがＨからＬに切り替わってから、クロックＢの１周期後の時刻ｔ６に出力Ｂ２＿ｑをＨからＬに変化させて出力する。

図２では、出力Ｂ１の位相と、出力Ｂ２の位相とを合わせるため、同期化許可信号ＥＮは全ての期間で“１”（Ｈ）としている。論理積回路３１ａは、入力される２つの信号がＨの場合にのみ、出力Ｂ１＿ｅｎをＨにして出力する。同様に、論理積回路３１ｂは、入力される２つの信号がＨの場合にのみ、出力Ｂ２＿ｅｎをＨにして出力する。図２では、論理積回路３１ａは、時刻ｔ２から時刻ｔ５の間に出力Ｂ１＿ｅｎをＨにして出力する。そして論理積回路３１ｂは、時刻ｔ４から時刻ｔ６の間に出力Ｂ２＿ｅｎをＨにして出力する。

論理和回路３２ａは、入力される２つの信号のいずれかがＨの場合に、出力Ｂ１をＨにして出力する。すなわち、論理和回路３２ａは、出力Ｂ１＿ｑと出力Ｂ２＿ｅｎとのいずれかがＨである間にＨとなる出力Ｂ１を出力する。

同様に、論理和回路３２ｂは、入力される２つの信号のいずれかがＨの場合に、出力Ｂ２をＨにして出力する。すなわち、論理和回路３２ｂは、出力Ｂ２＿ｑと出力Ｂ１＿ｅｎとのいずれかがＨである間にＨとなる出力Ｂ２を出力する。

図２では、論理和回路３２ａは、時刻ｔ２から時刻ｔ６の間に出力Ｂ１をＨにして出力し、論理和回路３２ｂも、時刻ｔ２から時刻ｔ６の間に出力Ｂ２をＨにして出力する。

従って、同期化回路部３０ａは、図２に示すように、出力Ｂ１＿ｑ、Ｂ２＿ｑの位相がずれている場合であっても、出力Ｂ１＿ｑ、Ｂ２＿ｑのいずれかがＨである期間においてＨとなる出力Ｂ１、Ｂ２を出力することができる。すなわち、同期化回路部３０ａは、位相が同期している２つの出力Ｂ１、Ｂ２を出力することができる。

上記説明したように、本実施形態のクロック同期回路１０ａは、同期化回路部３０ａを設けることにより、位相が同期している出力Ｂ１、Ｂ２を生成することができる。

また、本実施形態のクロック同期回路１０ａは、同期化回路部３０ａとして論理和回路３２ａ、３２ｂを設けることにより、出力Ｂ１＿ｑ、Ｂ２＿ｑのいずれかがＨとなる時に、出力Ｂ１、Ｂ２をＨにして出力することができる。これにより、出力Ｂ１、Ｂ２がＬからＨに変化するタイミングが早くなり、出力Ｂ１、Ｂ２がＨとなる幅である有効幅を長くすることができる。従って、本実施の形態のクロック同期回路１０ａは、出力Ｂ１、Ｂ２が入力となる図示していない後段の回路について、立ち上がりのタイミングが早い信号を供給できる。

（第２実施形態）
図３は、本発明の第２実施形態に係るクロック同期回路１０ｂの例を示す図である。図３に示したクロック同期回路１０ｂは、信号生成回路部２０と、同期化回路部３０ｂと、からなる。

信号生成回路部２０の構成及び動作は、第１実施形態と同様であるため、詳細な説明は省略する。

同期化回路部３０ｂは、信号生成回路部２０から出力される出力Ｂ１＿ｑ、Ｂ２＿ｑから出力Ｂ１、Ｂ２を出力する回路である。同期化回路部３０ｂは、出力Ｂ１＿ｑ、Ｂ２＿ｑの位相を制御し、出力Ｂ１、Ｂ２の位相を合わせて出力することが可能な論理演算を行う回路である。同期化回路部３０ｂは、論理積回路３１ａ、３１ｂ、３３ａ、３３ｂと、からなる。第２実施形態に係る同期化回路部３０ｂは、第１実施形態に係る同期化回路部３０ａの論理和回路３２ａ、３２ｂが、論理積回路３３ａ、３３ｂに置き換わった構成を有する。すなわち、論理積回路３３ａは、出力Ｂ１＿ｑと、論理積回路３１ｂからの出力Ｂ２＿ｅｎとの論理積を取って出力Ｂ１を出力する。論理積回路３３ｂは、出力Ｂ２＿ｑと、論理積回路３１ａからの出力Ｂ１＿ｅｎとの論理積を取って出力Ｂ２を出力する。論理積回路３３ａ、３３ｂは、それぞれ第３論理積回路、第４論理積回路の一例である。

同期化許可信号ＥＮは、図示しない信号生成回路によって生成され、同期化回路部３０ｂに供給される。同期化許可信号ＥＮを生成する信号生成回路は、クロック同期回路１０ｂに形成されていてもよく、またクロック同期回路１０ｂの外部に形成されていてもよい。

図４は、図３に示したクロック同期回路１０ａの動作を説明するタイミングチャートである。

上述したように、第２実施形態に係る同期化回路部３０ｂは、第１実施形態に係る同期化回路部３０ａの論理和回路３２ａ、３２ｂが、論理積回路３３ａ、３３ｂに置き換わった構成を有する。従って、ここでは論理積回路３３ａ、３３ｂに置き換わったことによる、第１実施形態からの動作の変更点を説明する。

論理積回路３３ａは、入力される２つの信号がいずれもＨの場合に、出力Ｂ１をＨにして出力する。すなわち、論理積回路３３ａは、出力Ｂ１＿ｑと出力Ｂ２＿ｅｎがいずれもＨである間にＨとなる出力Ｂ１を出力する。

同様に、論理積回路３３ｂは、入力される２つの信号がいずれもＨの場合に、出力Ｂ１をＨにして出力する。すなわち、論理積回路３３ｂは、出力Ｂ２＿ｑと出力Ｂ１＿ｅｎとがいずれもＨである間にＨとなる出力Ｂ２を出力する。

図４では、論理積回路３３ａは、時刻ｔ４から時刻ｔ５の間に出力Ｂ１をＨにして出力し、論理積回路３３ｂも、時刻ｔ４から時刻ｔ５の間に出力Ｂ２をＨにして出力する。

従って、同期化回路部３０ｂは、図４に示すように、出力Ｂ１＿ｑ、Ｂ２＿ｑの位相がずれている場合であっても、出力Ｂ１＿ｑ、Ｂ２＿ｑが共にＨである期間においてＨとなる出力Ｂ１、Ｂ２を出力することができる。すなわち、同期化回路部３０ｂは、位相が同期している２つの出力Ｂ１、Ｂ２を出力することができる。

以上説明したように、本実施の形態のクロック同期回路１０ｂは、同期化回路部３０ｂを設けることにより、位相が同期している出力Ｂ１、Ｂ２を生成することができる。

また、本実施の形態のクロック同期回路１０ｂは、同期化回路部３０ｂとして論理積回路３３ａ、３３ｂを設けることにより、出力Ｂ１＿ｑ、Ｂ２＿ｑが共にＨとなる時に、出力Ｂ１、Ｂ２をＨにして出力することができる。これにより、出力Ｂ１＿ｑ、Ｂ２＿ｑがＨからＬに変化するタイミングが早くなり、出力Ｂ１、Ｂ２がＨとなる幅である有効幅の間延びを防ぐことができる。従って、本実施の形態のクロック同期回路１０ｂは、出力Ｂ１、Ｂ２が入力となる図示していない後段の回路について、立ち下がりのタイミングが早い信号を供給できる。

（第３実施形態）
図５は、本発明の第３実施形態に係るクロック同期回路１０ｃの例を示す図である。図５に示したクロック同期回路１０ｃは、信号生成回路部２０と、同期化回路部３０ｃと、からなる。

信号生成回路部２０の構成及び動作は、第１実施形態と同様であるため、詳細な説明は省略する。

同期化回路部３０ｃは、信号生成回路部２０から出力される出力Ｂ１＿ｑ、Ｂ２＿ｑから出力Ｂ１０、Ｂ２０、Ｂ１１、Ｂ２１を出力する回路である。同期化回路部３０ｃは、出力Ｂ１＿ｑ、Ｂ２＿ｑの位相を制御し、出力Ｂ１０、Ｂ２０の位相を合わせて出力することが可能な論理演算、及び、出力Ｂ１１、Ｂ２１の位相を合わせて出力することが可能な論理演算を行う回路である。同期化回路部３０ｃは、論理積回路３１ａ、３１ｂ、３１ｃ、３１ｄ、３３ａ、３３ｂと、論理和回路３２ａ、３２ｂとからなる。第３実施形態に係る同期化回路部３０ｃは、第１実施形態に係る同期化回路部３０ａの構成と、第２実施形態に係る同期化回路部３０ｂの構成とが組み合わされた構成を有する。

論理積回路３１ａは、出力Ｂ１＿ｑと、同期化許可信号ＥＮ１との論理積をとって出力Ｂ１＿ｅｎを出力する。論理積回路３１ｂは、出力Ｂ２＿ｑと、同期化許可信号ＥＮ１との論理積をとって出力Ｂ２＿ｅｎを出力する。論理積回路３３ａは、出力Ｂ１＿ｑと、論理積回路３１ｂからの出力Ｂ２＿ｅｎとの論理積を取って出力Ｂ１０を出力する。論理積回路３３ｂは、出力Ｂ２＿ｑと、論理積回路３１ａからの出力Ｂ１＿ｅｎとの論理積を取って出力Ｂ２０を出力する。論理積回路３１ａ、３１ｂ、３３ａ、３３ｂは、それぞれ第１論理積回路、第２論理積回路、第３論理積回路、第４論理積回路の一例である。

論理積回路３１ｃは、出力Ｂ１＿ｑと、同期化許可信号ＥＮ２との論理積をとって出力Ｂ１＿ｅｎを出力する。論理積回路３１ｄは、出力Ｂ２＿ｑと、同期化許可信号ＥＮ２との論理積をとって出力Ｂ２＿ｅｎを出力する。論理和回路３２ａは、出力Ｂ１＿ｑと、論理積回路３１ｄからの出力Ｂ２＿ｅｎとの論理和を取って出力Ｂ１１を出力する。論理和回路３２ｂは、出力Ｂ２＿ｑと、論理積回路３１ｃからの出力Ｂ１＿ｅｎとの論理和を取って出力Ｂ２１を出力する。論理積回路３１ｃ、３１ｄは、それぞれ第５論理積回路、第６論理積回路の一例であり、論理和回路３２ａ、３２ｂは、それぞれ第１論理和回路、第２論理和回路の一例である。

同期化許可信号ＥＮ１及び同期化許可信号ＥＮ２は、出力Ｂ１０の位相と出力Ｂ２０の位相、及び出力Ｂ１１の位相と出力Ｂ２１の位相を調整するための信号である。図示しない信号生成回路によって同期化許可信号ＥＮ１及び同期化許可信号ＥＮ２が生成され、同期化回路部３０ｃに供給される。同期化許可信号ＥＮ１及び同期化許可信号ＥＮ２を生成する信号生成回路は、クロック同期回路１０ｃに形成されていてもよく、またクロック同期回路１０ｃの外部に形成されていてもよい。また、同期化許可信号ＥＮ１及び同期化許可信号ＥＮ２は、同じ信号として生成しても、異なる信号として生成してもよく、また同期化許可信号ＥＮ１及び同期化許可信号ＥＮ２は、出力Ｂ１＿ｑと出力Ｂ２＿ｑの位相を調整するための信号であると表現することもできる。

同期化許可信号ＥＮ１は、出力Ｂ１０の位相と出力Ｂ２０の位相とのずれを修正したい場合、同期化許可信号ＥＮ１は有効となり、ＶＤＤレベルである“１”を入力し、位相ずれを修正しない場合、同期化許可信号ＥＮ１は無効となり、ＧＮＤレベルである“０”を入力する。同期化許可信号ＥＮ１は、第１の同期化許可信号の一例である。

同期化許可信号ＥＮ２は、出力Ｂ１１の位相と出力Ｂ２１の位相とのずれを修正したい場合、同期化許可信号ＥＮ１は有効となり、ＶＤＤレベルである“１”を入力し、位相ずれを修正しない場合、同期化許可信号ＥＮ１は無効となり、ＧＮＤレベルである“０”を入力する。同期化許可信号ＥＮ２は、第２の同期化許可信号の一例である。

図６は、図５に示したクロック同期回路１０ａの動作を説明するタイミングチャートである。

上述したように、第３実施形態に係る同期化回路部３０ｃは、第１実施形態に係る同期化回路部３０ａの構成と、第２実施形態に係る同期化回路部３０ｂの構成とが組み合わされた構成を有する。従って、ここでは同期化回路部３０ｃに置き換わったことによる、第１実施形態からの動作の変更点を説明する。

図６では、出力Ｂ１０の位相と、出力Ｂ２０の位相とを合わせるため、同期化許可信号ＥＮ１は全ての期間で“１”（Ｈ）としており、出力Ｂ１１の位相と、出力Ｂ２１の位相とを合わせるため、同期化許可信号ＥＮ２は全ての期間で“１”（Ｈ）としている。

論理積回路３３ａは、入力される２つの信号がいずれもＨの場合に、出力Ｂ１０をＨにして出力する。すなわち、論理積回路３３ａは、出力Ｂ１＿ｑと出力Ｂ２＿ｅｎがいずれもＨである間にＨとなる出力Ｂ１０を出力する。

同様に、論理積回路３３ｂは、入力される２つの信号がいずれもＨの場合に、出力Ｂ２０をＨにして出力する。すなわち、論理積回路３３ｂは、出力Ｂ２＿ｑと出力Ｂ１＿ｅｎとがいずれもＨである間にＨとなる出力Ｂ２０を出力する。

また、論理和回路３２ａは、入力される２つの信号のいずれかがＨの場合に、出力Ｂ１１をＨにして出力する。すなわち、論理和回路３２ａは、出力Ｂ１＿ｑと出力Ｂ２＿ｅｎとのいずれかがＨである間にＨとなる出力Ｂ１１を出力する。

同様に、論理和回路３２ｂは、入力される２つの信号のいずれかがＨの場合に、出力Ｂ２１をＨにして出力する。すなわち、論理和回路３２ｂは、出力Ｂ２＿ｑと出力Ｂ１＿ｅｎとのいずれかがＨである間にＨとなる出力Ｂ２１を出力する。

図６では、論理積回路３３ａは、時刻ｔ４から時刻ｔ５の間に出力Ｂ１０をＨにして出力し、論理積回路３３ｂも、時刻ｔ４から時刻ｔ５の間に出力Ｂ２０をＨにして出力する。また、論理和回路３２ａは、時刻ｔ２から時刻ｔ６の間に出力Ｂ１１をＨにして出力し、論理和回路３２ｂも、時刻ｔ２から時刻ｔ６の間に出力Ｂ２１をＨにして出力する。

従って、同期化回路部３０ｃは、図６に示すように、出力Ｂ１＿ｑ、Ｂ２＿ｑの位相がずれている場合であっても、出力Ｂ１＿ｑ、Ｂ２＿ｑが共にＨである期間においてＨとなる出力Ｂ１０、Ｂ２０を出力することができる。すなわち、同期化回路部３０ｃは、位相が同期している２つの出力Ｂ１０、Ｂ２０を出力することができる。

また、同期化回路部３０ｃは、図６に示すように、出力Ｂ１＿ｑ、Ｂ２＿ｑの位相がずれている場合であっても、出力Ｂ１＿ｑ、Ｂ２＿ｑのいずれかがＨである期間においてＨとなる出力Ｂ１１、Ｂ２１を出力することができる。すなわち、同期化回路部３０ｃは、位相が同期している２つの出力Ｂ１１、Ｂ２１を出力することができる。

以上説明したように、本実施の形態のクロック同期回路１０ｃは、第１実施形態に係る同期化回路部３０ａの構成と、第２実施形態に係る同期化回路部３０ｂの構成とを組み合わせた同期化回路部３０ｃを設けることにより、位相が同期している出力Ｂ１０、Ｂ２０及び出力Ｂ１１、２１を生成することができる。

また、同期化回路部３０ｃは、第１実施形態に係る同期化回路部３０ａの構成と、第２実施形態に係る同期化回路部３０ｂの構成とが組み合わされた構成であるため、第１実施形態と第２実施形態の両方の利点を含んでいる。そのため、図示していない後段の回路に供給する出力を出力Ｂ１０、Ｂ２０及びＢ１１、Ｂ２１から選択できる。具体的には、後段の回路に供給する出力が、立ち上がりが早く有効幅が長い出力が必要な場合には、同期化許可信号ＥＮ１を有効にして出力Ｂ１０、Ｂ２０を選択し、有効幅を間延びさせずに立ち下がりが早い出力が必要な場合には、同期化許可信号ＥＮ２を有効にして出力Ｂ１１、Ｂ２１を選択することができる。

続いて、第１実施形態～第３実施形態のクロック同期回路を用いた半導体装置の構成例を説明する。

図７は、第１実施形態～第３実施形態のクロック同期回路を用いた半導体装置９０の構成例を示す図である。図７に示した半導体装置９０は、起動信号生成回路９１、クロック同期回路１０、タイマ制御回路９２ａ、９２ｂ、及びタイマカウンタ回路９３ａ、９３ｂを備える。クロック同期回路１０は、第１実施形態～第３実施形態の何れかのクロック同期回路である。

起動信号生成回路９１は、所定の起動信号を生成してクロック同期回路１０に供給する。タイマ制御回路９２ａ、９２ｂは、クロック同期回路１０が生成する、位相が同期した信号に基づいて、それぞれタイマカウンタ回路９３ａ、９３ｂの動作を制御する回路である。タイマカウンタ回路９３ａ、９３ｂは、タイマ制御回路９２ａ、９２ｂからの制御に基づいてタイマをカウントする回路である。

図７に示した半導体装置９０は、２つの出力の位相を同期させることが可能なクロック同期回路１０を備えることで、タイマカウンタ回路９３ａ、９３ｂによりカウントされるタイマの値を一致させることができる。

なお、図７には、クロック同期回路が出力する信号に基づいてタイマをカウントするタイマカウンタ回路を備える半導体装置を示したが、本発明は係る例に限定されるものではない。クロック同期回路が出力する信号に基づいて同期して動作する回路を備えるものであれは、半導体装置は図７に示したものに限定されるものではない。

以上説明したように本発明の実施形態によれば、同期化許可信号との論理演算を行うことで、非同期関係にある回路を同期的に制御したい場合に、非同期関係にある回路の出力を同期関係のある出力に変換するクロック同期回路を提供することができる。また、本発明の実施形態によれば、クロック同期回路が出力する信号に基づいて、同期して動作する回路を備える半導体装置が提供される。

１０ａ、１０ｂ、１０ｃ クロック同期回路
２０ 信号生成回路部
３０ａ、３０ｂ、３０ｃ 同期化回路部

Claims (16)

1. 第１のクロックに基づいて出力された信号を、前記第１のクロックと異なる第２のクロックでそれぞれ動作する２つの論理回路部で受けて、第１の信号及び第２の信号を生成する信号生成回路部と、
   前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための同期化許可信号が入力され、前記第１の信号及び前記同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第１の出力と、前記第２の信号及び前記同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第２の出力とにより、前記第１の信号及び前記第２の信号の位相を制御する同期化回路部と、
   を備える、クロック同期回路。
2. 前記同期化回路部は、
   前記第１の信号と前記同期化許可信号との論理積を取る第１論理積回路と、
   前記第２の信号と前記同期化許可信号との論理積を取る第２論理積回路と、
   前記第１の信号と前記第２論理積回路の出力との論理和を取る第１論路和回路と、
   前記第２の信号と前記第１論理積回路の出力との論理和を取る第２論路和回路と、
   を備える、請求項１に記載のクロック同期回路。
3. 前記同期化回路部は、
   前記第１の信号と前記同期化許可信号との論理積を取る第１論理積回路と、
   前記第２の信号と前記同期化許可信号との論理積を取る第２論理積回路と、
   前記第１の信号と前記第２論理積回路の出力との論理積を取る第３論路積回路と、
   前記第２の信号と前記第１論理積回路の出力との論理積を取る第４論路積回路と、
   を備える、請求項１に記載のクロック同期回路。
4. 前記同期化回路部は、前記同期化許可信号が有効の場合に前記第１の信号及び前記第２の信号の位相を合わせて出力し、前記同期化許可信号が無効の場合に前記第１の信号及び前記第２の信号の位相を変更せずに出力する、請求項１～３のいずれか１項に記載のクロック同期回路。
5. 前記同期化許可信号は、有効の場合には第１の電圧の信号であり、無効の場合には前記第１の電圧とは異なる第２の電圧の信号である、請求項４に記載のクロック同期回路。
6. 第１のクロックに基づいて出力された信号を、前記第１のクロックと異なる第２のクロックでそれぞれ動作する２つの論理回路部で受けて、第１の信号及び第２の信号を生成する信号生成回路部と、
   前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための第１の同期化許可信号が入力され、前記第１の信号及び前記第１の同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第１の出力と、前記第２の信号及び前記第１の同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第２の出力とにより、前記第１の信号及び前記第２の信号の位相を制御する第１の同期化回路部と、
   前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための第２の同期化許可信号が入力され、前記第１の信号及び前記第２の同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第３の出力と、前記第２の信号及び前記第２の同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第４の出力とにより、前記第１の信号及び前記第２の信号の位相を制御する第２の同期化回路部とを備える、クロック同期回路。
7. 前記第１の同期化回路部は、
   前記第１の信号と前記第１の同期化許可信号との論理積を取る第１論理積回路と、
   前記第２の信号と前記第１の同期化許可信号との論理積を取る第２論理積回路と、
   前記第１の信号と前記第２論理積回路の出力との論理積を取る第３論理積回路と、
   前記第２の信号と前記第１論理積回路の出力との論理積を取る第４論理積回路と、
   を備え、
   前記第２の同期化回路部は、
   前記第１の信号と前記第２の同期化許可信号との論理積を取る第５論理積回路と、
   前記第２の信号と前記第２の同期化許可信号との論理積を取る第６論理積回路と、
   前記第１の信号と前記第６論理積回路の出力との論理和を取る第１論理和回路と、
   前記第２の信号と前記第５論理積回路の出力との論理和を取る第２論理和回路と、
   を備える、請求項６に記載のクロック同期回路。
8. 前記第１の同期化回路部は、前記第１の同期化許可信号が有効の場合に前記第１の信号及び前記第２の信号の位相を合わせて出力し、前記第１の同期化許可信号が無効の場合に前記第１の信号及び前記第２の信号の位相を変更せずに出力し、
   前記第２の同期化回路部は、前記第２の同期化許可信号が有効の場合に前記第１の信号及び前記第２の信号の位相を合わせて出力し、前記第２の同期化許可信号が無効の場合に前記第１の信号及び前記第２の信号の位相を変更せずに出力する、請求項６又は請求項７に記載のクロック同期回路。
9. 前記第１の同期化許可信号は、有効の場合には第１の電圧の信号であり、無効の場合には前記第１の電圧とは異なる第２の電圧の信号であり、
   前記第２の同期化許可信号は、有効の場合には前記第１の電圧の信号であり、無効の場合には前記第２の電圧の信号である、請求項８に記載のクロック同期回路。
10. 前記信号生成回路部は、
    前記第１のクロックに基づいて動作する第１論理回路と、
    前記第１論理回路から出力された信号を受け、前記第２のクロックに基づいて動作する第２論理回路と、
    前記第２論理回路と並列で、前記第１論理回路から出力された信号を受け、前記第２のクロックに基づいて動作する第３論理回路と、
    前記第２論理回路から出力された信号を受け、前記第２のクロックに基づいて動作し、前記第１の信号を生成する第４論理回路と、
    前記第３論理回路の出力された信号を受け、前記第２のクロックに基づいて動作し、前記第２の信号を生成する第５論理回路と、
    を備える、請求項１～９のいずれか１項に記載のクロック同期回路。
11. 前記第１論理回路、前記第２論理回路、前記第３論理回路、前記第４論理回路、前記第５論理回路は、フリップフロップである、請求項１０に記載のクロック同期回路。
12. 信号を出力する信号出力回路と、
    前記信号出力回路が出力した信号に基づいて少なくとも２つの信号を生成する請求項１～１１のいずれか１項に記載のクロック同期回路と、
    前記クロック同期回路が生成した信号に基づいて動作する制御回路と、
    を備える、半導体装置。
13. 第１のクロックに基づいて出力された信号を、前記第１のクロックと異なる第２のクロックでそれぞれ動作する２つの論理回路部で受けて、第１の信号及び第２の信号を生成し、
    前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための同期化許可信号が入力され、前記第１の信号及び前記同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第１の出力と、前記第２の信号及び前記同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第２の出力とにより、前記第１の信号及び前記第２の信号の位相を制御する、
    クロック同期方法。
14. 前記同期化許可信号が有効の場合に前記第１の信号及び前記第２の信号の位相を合わせて出力し、前記同期化許可信号が無効の場合に前記第１の信号及び前記第２の信号の位相を変更せずに出力する、請求項１３に記載のクロック同期方法。
15. 第１のクロックに基づいて出力された信号を、前記第１のクロックと異なる第２のクロックでそれぞれ動作する２つの論理回路部で受けて、第１の信号及び第２の信号を生成し、
    前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための第１の同期化許可信号が入力され、前記第１の信号及び前記第１の同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第１の出力と、前記第２の信号及び前記第１の同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第２の出力とにより、前記第１の信号及び前記第２の信号の位相を制御し、
    前記第１の信号、前記第２の信号、前記第１の信号及び前記第２の信号の位相を調整するための第２の同期化許可信号が入力され、前記第１の信号及び前記第２の同期化許可信号の論理演算の結果と前記第２の信号とを論理演算した第３の出力と、前記第２の信号及び前記第２の同期化許可信号の論理演算の結果と前記第１の信号とを論理演算した第４の出力とにより、前記第１の信号及び前記第２の信号の位相を制御する、
    クロック同期方法。
16. 前記第１の同期化許可信号が有効の場合に前記第１の信号及び前記第２の信号の位相を合わせて出力し、前記第１の同期化許可信号が無効の場合に前記第１の信号及び前記第２の信号の位相を変更せずに出力し、
    前記第２の同期化許可信号が有効の場合に前記第１の信号及び前記第２の信号の位相を合わせて出力し、前記第２の同期化許可信号が無効の場合に前記第１の信号及び前記第２の信号の位相を変更せずに出力する、請求項１５に記載のクロック同期方法。

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