JPH0661404A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0661404A JPH0661404A JP21191292A JP21191292A JPH0661404A JP H0661404 A JPH0661404 A JP H0661404A JP 21191292 A JP21191292 A JP 21191292A JP 21191292 A JP21191292 A JP 21191292A JP H0661404 A JPH0661404 A JP H0661404A
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- Japan
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- semiconductor chips
- outer leads
- wiring
- semiconductor
- semiconductor device
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】基板上に積層して搭載した複数の半導体チップ
のアウタリードを同一に成型してコストダウンを図る。 【構成】絶縁フィルム５ａ，５ｂ，５ｃ上に支持されて
半導体チップ１ａ，１ｂ，１ｃの電極２ａ，２ｂ，２ｃ
に接合されるインナリード４ａ，４ｂ，４の延長上に設
けて絶縁フィルム５ａ，５ｂ，５ｃの端部から同一形状
に成型されたアウタリード６ａ，６ｂ，６ｃを配線基板
１０上に設けた配線９または下層の半導体チップのアウ
タリードにそれぞれ接合する。
のアウタリードを同一に成型してコストダウンを図る。 【構成】絶縁フィルム５ａ，５ｂ，５ｃ上に支持されて
半導体チップ１ａ，１ｂ，１ｃの電極２ａ，２ｂ，２ｃ
に接合されるインナリード４ａ，４ｂ，４の延長上に設
けて絶縁フィルム５ａ，５ｂ，５ｃの端部から同一形状
に成型されたアウタリード６ａ，６ｂ，６ｃを配線基板
１０上に設けた配線９または下層の半導体チップのアウ
タリードにそれぞれ接合する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
複数の半導体チップを積層実装する半導体装置に関す
る。
複数の半導体チップを積層実装する半導体装置に関す
る。
【０００２】
【従来の技術】従来の半導体装置は図３に示すように、
半導体チップ１ａは他の半導体チップ１ｂ，１ｃの上に
積層されている。半導体チップ１ａの電極２ａにはバン
プ３を介して導体リードの一部であるインナリード４ａ
が接合されている。導体リードは絶縁フィルム５ａに接
着等の方法で支持され、アウタリード１３ａが基板１０
に接合されている。絶縁フィルム５ａは図４に示すよう
に、半導体チップ１ａの他のインナリード１４，１５等
を連結して支持している。前記の構成は他の半導体チッ
プ１ｂ，１ｃについても同様である。アウタリード１３
ａ，１３ｂ，１３ｃはそれぞれ絶縁フィルム５ａ，５
ｂ，５ｃの端部から異なった角度に折り曲げ成型されて
いる。ここで、電極２ａ，２ｂ，２ｃは半導体チップ１
ａ，１ｂ，１ｃの共通電極であり、アウタリード１３
ａ，１３ｂ，１３ｃは積層順に重ね合わされて配線基板
１０上に設けた配線９に半田付け等の方法で接合されて
いる。絶縁性接着剤８は、各半導体チップ１ａと１ｂと
１ｃの間に介在し、インナリード５ｂ，５ｃと半導体チ
ップ１ａ、１ｂとの接触を防止している。
半導体チップ１ａは他の半導体チップ１ｂ，１ｃの上に
積層されている。半導体チップ１ａの電極２ａにはバン
プ３を介して導体リードの一部であるインナリード４ａ
が接合されている。導体リードは絶縁フィルム５ａに接
着等の方法で支持され、アウタリード１３ａが基板１０
に接合されている。絶縁フィルム５ａは図４に示すよう
に、半導体チップ１ａの他のインナリード１４，１５等
を連結して支持している。前記の構成は他の半導体チッ
プ１ｂ，１ｃについても同様である。アウタリード１３
ａ，１３ｂ，１３ｃはそれぞれ絶縁フィルム５ａ，５
ｂ，５ｃの端部から異なった角度に折り曲げ成型されて
いる。ここで、電極２ａ，２ｂ，２ｃは半導体チップ１
ａ，１ｂ，１ｃの共通電極であり、アウタリード１３
ａ，１３ｂ，１３ｃは積層順に重ね合わされて配線基板
１０上に設けた配線９に半田付け等の方法で接合されて
いる。絶縁性接着剤８は、各半導体チップ１ａと１ｂと
１ｃの間に介在し、インナリード５ｂ，５ｃと半導体チ
ップ１ａ、１ｂとの接触を防止している。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
装置は、積層した各半導体装置のアウタリードの形状が
異なる為、アウタリードの成型治具がそれぞれ必要にな
るという欠点がある。
装置は、積層した各半導体装置のアウタリードの形状が
異なる為、アウタリードの成型治具がそれぞれ必要にな
るという欠点がある。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
絶縁基板上に配線を設けた配線基板上に積層して搭載し
た複数個の半導体チップと、それぞれの前記半導体チッ
プの周囲を取囲む枠状の絶縁フィルムに支持されてそれ
ぞれの前記半導体チップの電極に接合されたインナリー
ドと、それぞれの前記インナリードの延長上に設けたア
ウタリードとを有し、最下層の前記半導体チップのアウ
タリードと前記配線を電気的に接続し且つ最下層以下の
前記半導体チップのアウタリードとそれぞれの直下にあ
る前記半導体チップのアウタリードとを電気的に接続し
て構成される。
絶縁基板上に配線を設けた配線基板上に積層して搭載し
た複数個の半導体チップと、それぞれの前記半導体チッ
プの周囲を取囲む枠状の絶縁フィルムに支持されてそれ
ぞれの前記半導体チップの電極に接合されたインナリー
ドと、それぞれの前記インナリードの延長上に設けたア
ウタリードとを有し、最下層の前記半導体チップのアウ
タリードと前記配線を電気的に接続し且つ最下層以下の
前記半導体チップのアウタリードとそれぞれの直下にあ
る前記半導体チップのアウタリードとを電気的に接続し
て構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の第１の実施例を示す半導体
装置の部分断面図である。
装置の部分断面図である。
【０００７】図１に示すように、配線基板１０の上に絶
縁性接着剤８を介して順次積層して半導体チップ１ａ，
１ｂ，１ｃを搭載し、半導体チップ１ａ，１ｂ，１ｃの
周囲を取囲む枠状の絶縁フィルム５ａ，５ｂ，５ｃに支
持されたインナリード４ａ，４ｂ，４ｃを半導体チップ
１ａ，１ｂ，１ｃの電極２ａ，２ｂ，２ｃにバンプ３を
介して接合し、インナリード４ａ，４ｂ，４ｃの延長上
に設けてＪ字形に成型されたアウタリード６ａ，６ｂ，
６ｃの最下層の半導体チップ１ｃのアウタリード６ｃを
配線基板１０の配線９に半田７を介して接続し、最下層
以外の半導体チップ１ｂ，１ａのアウタリード６ｂ，６
ａをそれぞれ下層のアウタリード６ｃ，６ｂに半田７を
介して接続する。
縁性接着剤８を介して順次積層して半導体チップ１ａ，
１ｂ，１ｃを搭載し、半導体チップ１ａ，１ｂ，１ｃの
周囲を取囲む枠状の絶縁フィルム５ａ，５ｂ，５ｃに支
持されたインナリード４ａ，４ｂ，４ｃを半導体チップ
１ａ，１ｂ，１ｃの電極２ａ，２ｂ，２ｃにバンプ３を
介して接合し、インナリード４ａ，４ｂ，４ｃの延長上
に設けてＪ字形に成型されたアウタリード６ａ，６ｂ，
６ｃの最下層の半導体チップ１ｃのアウタリード６ｃを
配線基板１０の配線９に半田７を介して接続し、最下層
以外の半導体チップ１ｂ，１ａのアウタリード６ｂ，６
ａをそれぞれ下層のアウタリード６ｃ，６ｂに半田７を
介して接続する。
【０００８】ここで、アウタリード６ａ，６ｂ，６ｃは
それぞれ同一形状に成型されている。
それぞれ同一形状に成型されている。
【０００９】図２は本発明の第２の実施例を示す半導体
装置の部分断面図である。
装置の部分断面図である。
【００１０】図２に示すように、アウタリード１１ａ，
１１ｂ，１１ｃの形状がＬ字形に成型され最下層のアウ
タリード１１ｃの先端を配線基板１０に設けたスルーホ
ール１２に挿入して半田７により配線９に接続した以外
は第１の実施例と同様の構成を有しており、半導体チッ
プの重ね合せの位置決め精度が向上するという利点があ
る。
１１ｂ，１１ｃの形状がＬ字形に成型され最下層のアウ
タリード１１ｃの先端を配線基板１０に設けたスルーホ
ール１２に挿入して半田７により配線９に接続した以外
は第１の実施例と同様の構成を有しており、半導体チッ
プの重ね合せの位置決め精度が向上するという利点があ
る。
【００１１】
【発明の効果】以上説明したように、本発明は積層する
半導体チップのアウタリードを同一形状に成型すること
により、アウタリードの成型治具がひとつで済みコスト
ダウンが図れるという効果がある。
半導体チップのアウタリードを同一形状に成型すること
により、アウタリードの成型治具がひとつで済みコスト
ダウンが図れるという効果がある。
【図１】本発明の第１の実施例を示す半導体装置の部分
断面図。
断面図。
【図２】本発明の第２の実施例を示す半導体装置の部分
断面図。
断面図。
【図３】従来の半導体装置の部分断面図。
【図４】従来の半導体装置の部分断面図。
１ａ，１ｂ，１ｃ 半導体チップ ２ａ，２ｂ，２ｃ 電極 ３ バンプ ４ａ，４ｂ，４ｃ，１４，１５ インナリード ５ａ，５ｂ，５ｃ 絶縁フィルム ６ａ，６ｂ，６ｃ，１１ａ，１１ｂ，１１ｃ，１３ａ，
１３ｂ，１３ｃ アウタリード ７ 半田 ８ 絶縁接着剤 ９ 配線 １０ 配線基板 １２ スルーホール
１３ｂ，１３ｃ アウタリード ７ 半田 ８ 絶縁接着剤 ９ 配線 １０ 配線基板 １２ スルーホール
Claims (1)
- 【請求項１】 絶縁基板上に配線を設けた配線基板上に
積層して搭載した複数個の半導体チップと、それぞれの
前記半導体チップの周囲を取囲む枠状の絶縁フィルムに
支持されてそれぞれの前記半導体チップの電極に接合さ
れたインナリードと、それぞれの前記インナリードの延
長上に設けたアウタリードとを有し、最下層の前記半導
体チップのアウタリードと前記配線を電気的に接続し且
つ最下層以下の前記半導体チップのアウタリードとそれ
ぞれの直下にある前記半導体チップのアウタリードとを
電気的に接続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21191292A JPH0661404A (ja) | 1992-08-10 | 1992-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21191292A JPH0661404A (ja) | 1992-08-10 | 1992-08-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661404A true JPH0661404A (ja) | 1994-03-04 |
Family
ID=16613719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21191292A Pending JPH0661404A (ja) | 1992-08-10 | 1992-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661404A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5524652A (en) * | 1993-05-28 | 1996-06-11 | Aichelin Industrieofenbau Gmbh | Apparatus for cleaning metallic workpieces |
| EP0798780A3 (en) * | 1996-03-27 | 2000-09-13 | Oki Electric Industry Co., Ltd. | Semiconductor device, manufacturing method thereof and aggregate type semiconductor device |
| US6475831B2 (en) | 1998-08-21 | 2002-11-05 | Micron Technology, Inc. | Methods for a low profile multi-IC chip package connector |
| US7403397B2 (en) | 2002-12-27 | 2008-07-22 | Murata Manufacturing Co., Ltd | Switching power-supply module |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324840B2 (ja) * | 1982-12-23 | 1988-05-23 | Morito Kk | |
| JPH0485837A (ja) * | 1990-07-26 | 1992-03-18 | Hitachi Ltd | 半導体装置 |
-
1992
- 1992-08-10 JP JP21191292A patent/JPH0661404A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324840B2 (ja) * | 1982-12-23 | 1988-05-23 | Morito Kk | |
| JPH0485837A (ja) * | 1990-07-26 | 1992-03-18 | Hitachi Ltd | 半導体装置 |
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|---|---|---|---|---|
| US5524652A (en) * | 1993-05-28 | 1996-06-11 | Aichelin Industrieofenbau Gmbh | Apparatus for cleaning metallic workpieces |
| EP0798780A3 (en) * | 1996-03-27 | 2000-09-13 | Oki Electric Industry Co., Ltd. | Semiconductor device, manufacturing method thereof and aggregate type semiconductor device |
| US6208021B1 (en) | 1996-03-27 | 2001-03-27 | Oki Electric Industry Co., Ltd. | Semiconductor device, manufacturing method thereof and aggregate type semiconductor device |
| US6403398B2 (en) | 1996-03-27 | 2002-06-11 | Oki Electric Industry Co, Ltd. | Semiconductor device, manufacturing method thereof and aggregate type semiconductor device |
| US6475831B2 (en) | 1998-08-21 | 2002-11-05 | Micron Technology, Inc. | Methods for a low profile multi-IC chip package connector |
| US6486546B2 (en) * | 1998-08-21 | 2002-11-26 | Micron Technology, Inc. | Low profile multi-IC chip package connector |
| US6686655B2 (en) | 1998-08-21 | 2004-02-03 | Micron Technology, Inc. | Low profile multi-IC chip package connector |
| US6773955B2 (en) | 1998-08-21 | 2004-08-10 | Micron Technology, Inc. | Low profile multi-IC chip package connector |
| US7403397B2 (en) | 2002-12-27 | 2008-07-22 | Murata Manufacturing Co., Ltd | Switching power-supply module |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980818 |