JPH0661269A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0661269A JPH0661269A JP4236556A JP23655692A JPH0661269A JP H0661269 A JPH0661269 A JP H0661269A JP 4236556 A JP4236556 A JP 4236556A JP 23655692 A JP23655692 A JP 23655692A JP H0661269 A JPH0661269 A JP H0661269A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- region
- compound semiconductor
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 107
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 150000001875 compounds Chemical class 0.000 claims abstract description 36
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 31
- 238000005468 ion implantation Methods 0.000 claims abstract description 26
- 239000013078 crystal Substances 0.000 claims description 49
- 238000005530 etching Methods 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 229910052742 iron Inorganic materials 0.000 claims description 2
- 240000002329 Inga feuillei Species 0.000 claims 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 description 7
- 239000000203 mixture Substances 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 241001538234 Nala Species 0.000 description 2
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000011975 tartaric acid Substances 0.000 description 2
- 235000002906 tartaric acid Nutrition 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- -1 compound compound Chemical class 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/7605—Making of isolation regions between components between components manufactured in an active substrate comprising AIII BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 半導基板上における段差が小さくなり、しか
も、半導体基板上のデバイスが他の領域から完全に分離
された半導体装置とその製造方法を得る。 【構成】 ＩｎＰ基板１上の化合物半導体結晶層の最上
層にあるオーミック接合用のｎ−ＩｎＧａＡｓ層８上の
所定領域にレジストパターン１２を配設し、該レジスト
パターン１２をマスクにして該ｎ−ＩｎＧａＡｓ層８を
選択的にメサエッチングし、続いて、上記化合物半導体
結晶層に対してイオン注入を行って絶縁化領域１３を形
成する。次に、ｎ−ＩｎＧａＡｓ層８の上面にソース，
ドレイン電極９ａ，９ｂを形成し、ソース電極９ａ−ド
レイン電極９ｂ間の電流を測定しながらリセス１１を形
成し、リフトオフ技術を用いてこのリセス１１の底面か
ら上記絶縁化領域１３の上面に延びる微細ゲート電極１
０ｂを形成する。
も、半導体基板上のデバイスが他の領域から完全に分離
された半導体装置とその製造方法を得る。 【構成】 ＩｎＰ基板１上の化合物半導体結晶層の最上
層にあるオーミック接合用のｎ−ＩｎＧａＡｓ層８上の
所定領域にレジストパターン１２を配設し、該レジスト
パターン１２をマスクにして該ｎ−ＩｎＧａＡｓ層８を
選択的にメサエッチングし、続いて、上記化合物半導体
結晶層に対してイオン注入を行って絶縁化領域１３を形
成する。次に、ｎ−ＩｎＧａＡｓ層８の上面にソース，
ドレイン電極９ａ，９ｂを形成し、ソース電極９ａ−ド
レイン電極９ｂ間の電流を測定しながらリセス１１を形
成し、リフトオフ技術を用いてこのリセス１１の底面か
ら上記絶縁化領域１３の上面に延びる微細ゲート電極１
０ｂを形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置とその製
造方法に関し、特に、半導体基板上に形成された化合物
半導体結晶層上の所定領域にデバイスを形成してなる半
導体装置の素子分離技術に関するものである。
造方法に関し、特に、半導体基板上に形成された化合物
半導体結晶層上の所定領域にデバイスを形成してなる半
導体装置の素子分離技術に関するものである。
【０００２】
【従来の技術】図５は、従来の半導体装置におけるＩｎ
Ｐ基板上に形成されたＩｎＰ系ＨＥＭＴ（Ｈｉｇｈ Ｅ
ｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔ
ｏｒ）の素子構造を示す図であり、図５(a) はその上面
図、図５(b) は図５(a) のVb−Vb線における断面図、図
５(c) は図５(a) のVc−Vc線における断面図である。図
において、５００はＨＥＭＴであり、該ＨＥＭＴ５００
は、ＩｎＰ基板１上に配設されたｉ−ＩｎＡｌＡｓバッ
ファ層２，ｉ−ＩｎＧａＡｓチャネル層３，ｉ−ＩｎＡ
ｌＡｓスペーサ層４，ｎ−ＩｎＡｌＡｓ電子供給層５，
ｉ−ＩｎＡｌＡｓショットキー形成層６，ｎ−ＩｎＡｌ
Ａｓ層７及びキャリア濃度が２×１０19個／cm3 の低抵
抗化されたｎ−ＩｎＧａＡｓコンタクト層８からなるメ
サ型の化合物半導体結晶層と、該メサ型の化合物半導体
結晶層の上面から基板１上に向けて敷設されたソース電
極９ａ及びドレイン電極９ｂと、メサ型の化合物半導体
結晶層の最上層からｉ−ＩｎＡｌＡｓショットキー形成
層６に達するまで彫り込まれたリセス１１の底面から基
板１上に向けて敷設されたゲート電極１０とから構成さ
れている。尚、上記各層の層厚は、通常、ｉ−ＩｎＡｌ
Ａｓバッファ層２の層厚が１０００〜１５００オングス
トローム程度であり、該ｉ−ＩｎＡｌＡｓバッファ層２
の上部の各層の層厚は１００〜４００オングストローム
程度に調整されている。また、上記ｎ−ＩｎＡｌＡｓ層
７にソース，ドレイン領域が形成される。また、図中符
号１０ａはゲート電極１０の一端の幅広に形成されたボ
ンディング用の引き出し部であり、ここでは図示してい
ないが、通常、この引き出し部１０ａに外部装置或いは
このＩｎＰ基板１上の他の領域に形成された図示しない
素子から延びる配線がボンディングされる。
Ｐ基板上に形成されたＩｎＰ系ＨＥＭＴ（Ｈｉｇｈ Ｅ
ｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔ
ｏｒ）の素子構造を示す図であり、図５(a) はその上面
図、図５(b) は図５(a) のVb−Vb線における断面図、図
５(c) は図５(a) のVc−Vc線における断面図である。図
において、５００はＨＥＭＴであり、該ＨＥＭＴ５００
は、ＩｎＰ基板１上に配設されたｉ−ＩｎＡｌＡｓバッ
ファ層２，ｉ−ＩｎＧａＡｓチャネル層３，ｉ−ＩｎＡ
ｌＡｓスペーサ層４，ｎ−ＩｎＡｌＡｓ電子供給層５，
ｉ−ＩｎＡｌＡｓショットキー形成層６，ｎ−ＩｎＡｌ
Ａｓ層７及びキャリア濃度が２×１０19個／cm3 の低抵
抗化されたｎ−ＩｎＧａＡｓコンタクト層８からなるメ
サ型の化合物半導体結晶層と、該メサ型の化合物半導体
結晶層の上面から基板１上に向けて敷設されたソース電
極９ａ及びドレイン電極９ｂと、メサ型の化合物半導体
結晶層の最上層からｉ−ＩｎＡｌＡｓショットキー形成
層６に達するまで彫り込まれたリセス１１の底面から基
板１上に向けて敷設されたゲート電極１０とから構成さ
れている。尚、上記各層の層厚は、通常、ｉ−ＩｎＡｌ
Ａｓバッファ層２の層厚が１０００〜１５００オングス
トローム程度であり、該ｉ−ＩｎＡｌＡｓバッファ層２
の上部の各層の層厚は１００〜４００オングストローム
程度に調整されている。また、上記ｎ−ＩｎＡｌＡｓ層
７にソース，ドレイン領域が形成される。また、図中符
号１０ａはゲート電極１０の一端の幅広に形成されたボ
ンディング用の引き出し部であり、ここでは図示してい
ないが、通常、この引き出し部１０ａに外部装置或いは
このＩｎＰ基板１上の他の領域に形成された図示しない
素子から延びる配線がボンディングされる。
【０００３】一方、図６は上記ＨＥＭＴの製造工程を示
す工程別断面図であり、図において、図５と同一符号は
同一または相当する部分を示し、１２はレジストパター
ンである。
す工程別断面図であり、図において、図５と同一符号は
同一または相当する部分を示し、１２はレジストパター
ンである。
【０００４】以下、製造工程を説明する。ＩｎＰ基板１
上にＣＶＤ法等により、上記ｉ−ＩｎＡｌＡｓバッファ
層２，ｉ−ＩｎＧａＡｓチャネル層３，ｉ−ＩｎＡｌＡ
ｓスペーサ層４，ｎ−ＩｎＡｌＡｓ電子供給層５，ｉ−
ＩｎＡｌＡｓショットキー形成層６，ｎ−ＩｎＡｌＡｓ
層７，ｎ−ＩｎＧａＡｓコンタクト層８を順次結晶成長
し、次いで、ｎ−ＩｎＧａＡｓコンタクト層８の上面に
通常の写真製版技術を用いてレジストパターン１２を形
成し、該レジストパターン１２をマスクにして酒石酸系
のエッチング液を用いたウエットエッチングにより、図
６(a) に示すように、上記得られた半導体結晶層をエッ
チングし、該半導体結晶層をメサ状に成形し、このメサ
状の半導体結晶層をＩｎＰ基板１上の他の領域から分離
する。次に、リフトオフ技術を用いて、図６(b) に示す
ように、ソース電極９ａ，ドレイン電極９ｂを、ｎ−Ｉ
ｎＧａＡｓコンタクト層８上の所定領域からＩｎＰ基板
１の上面に延びるように敷設する。次に、図６(c) に示
すように、これらソース電極９ａとドレイン電極９ｂ間
に流れる電流を測定しながらリセスエッチングを行っ
て、ゲート領域の結晶層の厚さ、即ち、ｉ−ＩｎＡｌＡ
ｓショットキー形成層６の厚さを所望の厚さに調整して
リセス１１を形成し、この後、この所望の厚さに調整さ
れたｉ−ＩｎＡｌＡｓショットキー形成層６にリフトオ
フ技術を用いてゲート電極１０を形成する。
上にＣＶＤ法等により、上記ｉ−ＩｎＡｌＡｓバッファ
層２，ｉ−ＩｎＧａＡｓチャネル層３，ｉ−ＩｎＡｌＡ
ｓスペーサ層４，ｎ−ＩｎＡｌＡｓ電子供給層５，ｉ−
ＩｎＡｌＡｓショットキー形成層６，ｎ−ＩｎＡｌＡｓ
層７，ｎ−ＩｎＧａＡｓコンタクト層８を順次結晶成長
し、次いで、ｎ−ＩｎＧａＡｓコンタクト層８の上面に
通常の写真製版技術を用いてレジストパターン１２を形
成し、該レジストパターン１２をマスクにして酒石酸系
のエッチング液を用いたウエットエッチングにより、図
６(a) に示すように、上記得られた半導体結晶層をエッ
チングし、該半導体結晶層をメサ状に成形し、このメサ
状の半導体結晶層をＩｎＰ基板１上の他の領域から分離
する。次に、リフトオフ技術を用いて、図６(b) に示す
ように、ソース電極９ａ，ドレイン電極９ｂを、ｎ−Ｉ
ｎＧａＡｓコンタクト層８上の所定領域からＩｎＰ基板
１の上面に延びるように敷設する。次に、図６(c) に示
すように、これらソース電極９ａとドレイン電極９ｂ間
に流れる電流を測定しながらリセスエッチングを行っ
て、ゲート領域の結晶層の厚さ、即ち、ｉ−ＩｎＡｌＡ
ｓショットキー形成層６の厚さを所望の厚さに調整して
リセス１１を形成し、この後、この所望の厚さに調整さ
れたｉ−ＩｎＡｌＡｓショットキー形成層６にリフトオ
フ技術を用いてゲート電極１０を形成する。
【０００５】次に、上記ＨＥＭＴの動作について説明す
る。ソース及びドレイン電極９ａ，９ｂ間に、バイアス
をかけると、ｉ−ＩｎＧａＡｓチャネル層３内のｉ−Ｉ
ｎＡｌＡｓスペーサ層４との近傍付近に２次元ガスが形
成され、これがチャネルとなって電流が流れる。そし
て、この電流を上ゲート電極１０に印加する電圧を制御
することにより、ソース・ドレイン間の電流（Ｉｄｓ）
が制御されてトランジスタ動作が行なわれる。
る。ソース及びドレイン電極９ａ，９ｂ間に、バイアス
をかけると、ｉ−ＩｎＧａＡｓチャネル層３内のｉ−Ｉ
ｎＡｌＡｓスペーサ層４との近傍付近に２次元ガスが形
成され、これがチャネルとなって電流が流れる。そし
て、この電流を上ゲート電極１０に印加する電圧を制御
することにより、ソース・ドレイン間の電流（Ｉｄｓ）
が制御されてトランジスタ動作が行なわれる。
【０００６】ところで、上記のＨＥＭＴがＩｎＰ基板上
に形成された半導体装置のように、半導体基板上に化合
物半導体層を結晶成長し、この化合物半導体結晶層の所
定領域にデバイス（構造）を形成してなる半導体装置で
は、デバイスの種類によっても相違するが、通常、半導
体基板上に形成される化合物半導体結晶層の厚みは、少
なくとも０．２μｍ以上必要であり、また、リセスゲー
ト構造を備えた電界効果トランジスタでは、そのゲート
電極が形成されるリセスの底部と半導体基板との間の半
導体層の厚みが少なくとも０．２μｍ以上必要である。
このため、上記図５に示した半導体装置のように、半導
体基板上の化合物半導体結晶層をメサエッチングするこ
とにより、デバイスを他の半導体基板上の領域から分離
する構造の半導体装置では、半導体基板の上面とメサ部
との間（または半導体基板の上面と電極の形成位置との
間）に０．２μｍ以上の段差が形成されることになる。
また、このような半導体装置において、メサ部の上面
（電極の形成位置）から半導体基板の上面に向けて電極
を引き延ばして形成する場合、上記ＩｎＰ系ＨＥＭＴの
製造工程で説明したように、通常、リフトオフ技術が用
いられる。即ち、上記段差部にも良好に膜形成が行える
レジスト膜をメサ部とその周囲部とに形成し、写真製版
技術によりこのレジスト膜の所定部分に開孔を空けてマ
スクパターンを得、該マスクパターンをマスクとして電
極形成用金属の蒸着を行い、上記レジスト膜からなるマ
スクパターンを除去することにより電極を形成する。
に形成された半導体装置のように、半導体基板上に化合
物半導体層を結晶成長し、この化合物半導体結晶層の所
定領域にデバイス（構造）を形成してなる半導体装置で
は、デバイスの種類によっても相違するが、通常、半導
体基板上に形成される化合物半導体結晶層の厚みは、少
なくとも０．２μｍ以上必要であり、また、リセスゲー
ト構造を備えた電界効果トランジスタでは、そのゲート
電極が形成されるリセスの底部と半導体基板との間の半
導体層の厚みが少なくとも０．２μｍ以上必要である。
このため、上記図５に示した半導体装置のように、半導
体基板上の化合物半導体結晶層をメサエッチングするこ
とにより、デバイスを他の半導体基板上の領域から分離
する構造の半導体装置では、半導体基板の上面とメサ部
との間（または半導体基板の上面と電極の形成位置との
間）に０．２μｍ以上の段差が形成されることになる。
また、このような半導体装置において、メサ部の上面
（電極の形成位置）から半導体基板の上面に向けて電極
を引き延ばして形成する場合、上記ＩｎＰ系ＨＥＭＴの
製造工程で説明したように、通常、リフトオフ技術が用
いられる。即ち、上記段差部にも良好に膜形成が行える
レジスト膜をメサ部とその周囲部とに形成し、写真製版
技術によりこのレジスト膜の所定部分に開孔を空けてマ
スクパターンを得、該マスクパターンをマスクとして電
極形成用金属の蒸着を行い、上記レジスト膜からなるマ
スクパターンを除去することにより電極を形成する。
【０００７】一方、上記写真製版技術によりレジストパ
ターンを形成する際、その露光工程では一般に縮小投影
露光装置が用いられ、縮小投影露光装置の解像限界
（Ｒ）は、一般に下記式(1) で表され（式中、ＮＡは投
影レンズの開口数、λは露光光の波長、ｋ1 はレンズ性
能を示す定数で、レーリーの理論より球面投影レンズで
は０．６１２とされている。）、微細な露光パターンを
形成するためには、この式(1) から、投影レンズの開口
数（ＮＡ）を大きくすればよいことが知られている。
ターンを形成する際、その露光工程では一般に縮小投影
露光装置が用いられ、縮小投影露光装置の解像限界
（Ｒ）は、一般に下記式(1) で表され（式中、ＮＡは投
影レンズの開口数、λは露光光の波長、ｋ1 はレンズ性
能を示す定数で、レーリーの理論より球面投影レンズで
は０．６１２とされている。）、微細な露光パターンを
形成するためには、この式(1) から、投影レンズの開口
数（ＮＡ）を大きくすればよいことが知られている。
【０００８】
【発明が解決しようとする課題】しかしながら、０．２
μｍ以上の段差を有する領域にレジストパターンを形成
する場合、投影レンズの開口数（ＮＡ）を大きくする
と、それに伴って焦点深度が小さくなって露光強度が充
分に得られなくなり、０．２μｍ以上の段差を有する部
分に微細且つ一定の光強度を有する露光パターンを照射
することは非常に困難であり、その幅がクォーターミク
ロン以下（０．２５μｍ以下）の開口パターンを有する
レジストパターンを形成する場合には、その開口パター
ンの幅は均一にならず、開口の深さ方向へもその幅が変
化してしまうため、上記のようなＨＥＭＴのメサ部のリ
セス１１の底面からＩｎＰ基板１の上面に向けてリフト
オフによりゲート電極１０を形成する際、そのゲート電
極１０の幅を微細化する（０．２５μｍ以下にする）
と、得られるゲート電極の膜厚と幅が均一にならず、ま
た、時には段差による折り曲がり部で電極が途切れてし
まい、得られるデバイスの信頼性を低下させてしまうと
いう問題点があった。
μｍ以上の段差を有する領域にレジストパターンを形成
する場合、投影レンズの開口数（ＮＡ）を大きくする
と、それに伴って焦点深度が小さくなって露光強度が充
分に得られなくなり、０．２μｍ以上の段差を有する部
分に微細且つ一定の光強度を有する露光パターンを照射
することは非常に困難であり、その幅がクォーターミク
ロン以下（０．２５μｍ以下）の開口パターンを有する
レジストパターンを形成する場合には、その開口パター
ンの幅は均一にならず、開口の深さ方向へもその幅が変
化してしまうため、上記のようなＨＥＭＴのメサ部のリ
セス１１の底面からＩｎＰ基板１の上面に向けてリフト
オフによりゲート電極１０を形成する際、そのゲート電
極１０の幅を微細化する（０．２５μｍ以下にする）
と、得られるゲート電極の膜厚と幅が均一にならず、ま
た、時には段差による折り曲がり部で電極が途切れてし
まい、得られるデバイスの信頼性を低下させてしまうと
いう問題点があった。
【０００９】 Ｒ＝ｋ1 λ／ＮＡ …(1)
【００１０】尚、このような問題点は、化合物半導体結
晶層のデバイスの形成領域外に基板に達するまでイオン
注入を施して素子分離を行えば解決できるように考えら
れるが、例えば、上記ＩｎＰ系ＨＥＭＴのような最上層
に電極のコンタクト用のｎ−ＩｎＧａＡｓ層が配設され
るデバイスでは、このｎ−ＩｎＧａＡｓ層をイオン注入
によって絶縁化することができないため、素子分離が十
分に行えなくなってしまう。また、イオン注入のみで絶
縁化ができるように化合物半導体結晶層の各層の組成を
決定すると、形成すべきデバイスの特性面からは各層を
好ましい組成に形成することができなくなり、得られる
デバイスの特性を低下させてしまうことになる。
晶層のデバイスの形成領域外に基板に達するまでイオン
注入を施して素子分離を行えば解決できるように考えら
れるが、例えば、上記ＩｎＰ系ＨＥＭＴのような最上層
に電極のコンタクト用のｎ−ＩｎＧａＡｓ層が配設され
るデバイスでは、このｎ−ＩｎＧａＡｓ層をイオン注入
によって絶縁化することができないため、素子分離が十
分に行えなくなってしまう。また、イオン注入のみで絶
縁化ができるように化合物半導体結晶層の各層の組成を
決定すると、形成すべきデバイスの特性面からは各層を
好ましい組成に形成することができなくなり、得られる
デバイスの特性を低下させてしまうことになる。
【００１１】本発明は、上記のような問題点を解決する
ためになされたもので、基板上に形成される段差部が基
板上に形成されるデバイス構造に応じてできるだけ小さ
くなり、しかも、該デバイスが基板上の他の領域とは完
全に素子分離された半導体装置とこれを得る製造方法を
提供することを目的とする。
ためになされたもので、基板上に形成される段差部が基
板上に形成されるデバイス構造に応じてできるだけ小さ
くなり、しかも、該デバイスが基板上の他の領域とは完
全に素子分離された半導体装置とこれを得る製造方法を
提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明にかかる半導体
装置及びその製造方法は、半導体基板上に形成されたイ
オン注入によって絶縁化できない低抵抗層を有する化合
物半導体結晶層の所定領域にデバイスを形成する際、少
なくとも上記低抵抗層を含む化合物半導体結晶の上層部
分にメサエッチングを施し、上記メサエッチングによっ
て得られたメサ部の下部領域外の上記化合物半導体結晶
層にはイオン注入を施して、上記デバイスを半導体基板
上の他の領域から完全に素子分離するようにしたもので
ある。
装置及びその製造方法は、半導体基板上に形成されたイ
オン注入によって絶縁化できない低抵抗層を有する化合
物半導体結晶層の所定領域にデバイスを形成する際、少
なくとも上記低抵抗層を含む化合物半導体結晶の上層部
分にメサエッチングを施し、上記メサエッチングによっ
て得られたメサ部の下部領域外の上記化合物半導体結晶
層にはイオン注入を施して、上記デバイスを半導体基板
上の他の領域から完全に素子分離するようにしたもので
ある。
【００１３】
【作用】この発明においては、メサエッチングとイオン
注入の両者を用いて基板上に形成される化合物化合物半
導体結晶層からなるデバイスを分離するようにしたか
ら、基板上における段差が、その後のデバイスの所定要
素の形成工程、例えば、電極の形成工程に支障をきたさ
ない範囲となるように、デバイスを半導体基板上の他の
領域から分離することができ、しかも、上記メサエッチ
ングによって分離される領域の結晶層の組成は、注入に
よる絶縁化を考慮することなく形成すべきデバイスの特
性に好適な組成の材料で構成することができる。
注入の両者を用いて基板上に形成される化合物化合物半
導体結晶層からなるデバイスを分離するようにしたか
ら、基板上における段差が、その後のデバイスの所定要
素の形成工程、例えば、電極の形成工程に支障をきたさ
ない範囲となるように、デバイスを半導体基板上の他の
領域から分離することができ、しかも、上記メサエッチ
ングによって分離される領域の結晶層の組成は、注入に
よる絶縁化を考慮することなく形成すべきデバイスの特
性に好適な組成の材料で構成することができる。
【００１４】
【実施例】以下、この発明の実施例を図について説明す
る。 （実施例１）図１は、この発明の第１の実施例による半
導体装置のＩｎＰ基板上に形成されたＨＥＭＴの素子構
造を示す図であり、図１(a) はその上面図、図１(b) は
図１(a) のIb−Ib線における断面図、図１(c) は図１
(a) のIc−Ic線における断面図である。図において、１
００はＨＥＭＴであり、該ＨＥＭＴ１００は、該ＩｎＰ
基板１上に順次結晶成長して得られたｉ−ＩｎＡｌＡｓ
バッファ層２，ｉ−ＩｎＧａＡｓチャネル層３，ｉ−Ｉ
ｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌＡｓ電子供給層
５，ｉ−ＩｎＡｌＡｓショットキー形成層６，ｎ−Ｉｎ
ＡｌＡｓ層７及びｎ−ＩｎＧａＡｓコンタクト層８ａ
と、ｎ−ＩｎＧａＡｓコンタクト層８ａの上面に形成さ
れた該ｎ−ＩｎＧａＡｓコンタクト層８とオーミック接
合するソース，トレイン電極９ａ，９ｂと、ｎ−ＩｎＧ
ａＡｓコンタクト層８ａからｉ−ＩｎＡｌＡｓショット
キー形成層６に達するまで彫り込まれて形成されたリセ
ス１１の底面上に形成されたゲート幅が０．２５μｍ以
下のゲート電極１０ｂとから構成されている。尚、図
中、符号１３はイオン注入によって形成された素子分離
領域としての絶縁化領域であり、ｎ−ＩｎＡｌＡｓ層７
にソース領域、ドレイン領域が形成される。また、上記
各結晶層は、従来と同様に、ｉ−ＩｎＡｌＡｓ（バッフ
ァ）層２が１０００〜１５００オングストローム程度の
層厚に形成され、他の層が１００〜４００オングストス
ーム程度の層厚に形成されている。また、ｎ−ＩｎＧａ
Ａｓコンタクト層８ａはソース，ドレイン電極９ａ，９
ｂが良好にオーミック接合するように、そのキャリア濃
度を１×１０20個／cm3 オーダーまで高めてより低抵抗
化されており、その端部が絶縁化領域１２の端部と同じ
位置になるようパターニングされている。
る。 （実施例１）図１は、この発明の第１の実施例による半
導体装置のＩｎＰ基板上に形成されたＨＥＭＴの素子構
造を示す図であり、図１(a) はその上面図、図１(b) は
図１(a) のIb−Ib線における断面図、図１(c) は図１
(a) のIc−Ic線における断面図である。図において、１
００はＨＥＭＴであり、該ＨＥＭＴ１００は、該ＩｎＰ
基板１上に順次結晶成長して得られたｉ−ＩｎＡｌＡｓ
バッファ層２，ｉ−ＩｎＧａＡｓチャネル層３，ｉ−Ｉ
ｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌＡｓ電子供給層
５，ｉ−ＩｎＡｌＡｓショットキー形成層６，ｎ−Ｉｎ
ＡｌＡｓ層７及びｎ−ＩｎＧａＡｓコンタクト層８ａ
と、ｎ−ＩｎＧａＡｓコンタクト層８ａの上面に形成さ
れた該ｎ−ＩｎＧａＡｓコンタクト層８とオーミック接
合するソース，トレイン電極９ａ，９ｂと、ｎ−ＩｎＧ
ａＡｓコンタクト層８ａからｉ−ＩｎＡｌＡｓショット
キー形成層６に達するまで彫り込まれて形成されたリセ
ス１１の底面上に形成されたゲート幅が０．２５μｍ以
下のゲート電極１０ｂとから構成されている。尚、図
中、符号１３はイオン注入によって形成された素子分離
領域としての絶縁化領域であり、ｎ−ＩｎＡｌＡｓ層７
にソース領域、ドレイン領域が形成される。また、上記
各結晶層は、従来と同様に、ｉ−ＩｎＡｌＡｓ（バッフ
ァ）層２が１０００〜１５００オングストローム程度の
層厚に形成され、他の層が１００〜４００オングストス
ーム程度の層厚に形成されている。また、ｎ−ＩｎＧａ
Ａｓコンタクト層８ａはソース，ドレイン電極９ａ，９
ｂが良好にオーミック接合するように、そのキャリア濃
度を１×１０20個／cm3 オーダーまで高めてより低抵抗
化されており、その端部が絶縁化領域１２の端部と同じ
位置になるようパターニングされている。
【００１５】図２は上記ＩｎＰ系ＨＥＭＴの製造工程を
示す工程別断面図であり、図１と同一符号は同一または
相当する部分を示している
示す工程別断面図であり、図１と同一符号は同一または
相当する部分を示している
【００１６】以下、図２に基づいて上記ＩｎＰ系ＨＥＭ
Ｔの製造工程を説明する。先ず、図２(a) に示すよう
に、ＩｎＰ基板１上にＣＶＤ法等により、ｉ−ＩｎＡｌ
Ａｓバッファ層２，ｉ−ＩｎＧａＡｓチャネル層３，ｉ
−ＩｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌＡｓ電子供
給層５，ｉ−ＩｎＡｌＡｓショットキー形成層６，ｎ−
ＩｎＡｌＡｓ層７，ｎ−ＩｎＧａＡｓコンタクト層８ａ
を順次結晶成長し、次いで、ｎ−ＩｎＧａＡｓコンタク
ト層８ａの上面に通常の写真製版技術を用いてレジスト
パターン１２を形成する。次に、レジストパターン１２
をマスクにしてクエン酸をエッチャントとするウエット
エッチングにより、ｎ−ＩｎＧａＡｓコンタクト層８ａ
を選択的にエッチングし、この後、該レジストパターン
１２をマスクにし、水素（Ｈ），ホウ素（Ｂ），鉄（Ｆ
ｅ）の内の何れか１種或いは２種以上を注入イオンとし
たイオン注入により、図２(b) に示すように、半導体結
晶層を貫通してＩｎＰ基板１内に達するように絶縁化領
域１３を形成する。次に、上記レジストパターン１２を
除去した後、リフトオフ技術を用いて、上記ｎ−ＩｎＧ
ａＡｓコンタクト層８ａの上面から上記絶縁化領域１３
に向けて、ｎ−ＩｎＧａＡｓコンタクト層８ａにオーミ
ック接合するＡｕ合金またはＡｇ合金からなるソース，
ドレイン電極９ａ，９ｂを形成する。次に、図２(d) に
示すように、これらソース電極９ａとドレイン電極９ｂ
間に流れる電流を測定しながらリセスエッチングを行
い、ゲート領域の結晶層の厚さ、即ち、ｉ−ＩｎＡｌＡ
ｓショットキー形成層６の厚さを所望の厚さに調整して
リセス１１を形成し、この後、図２(e) に示すように、
このリセス１１に対して、リフトオフ技術を用いてゲー
ト幅が０．２５μｍ以下のゲート電極１０ｂを形成す
る。ここで、このゲート電極形成時、電極形成用金属を
リセスの底部に選択的に蒸着（堆積）させるために用い
るレジストパターンの開口幅は０．２５μｍ以下に形成
されるが、該レジストパターンを形成する際のパターン
露光時、図１(c) に示されるように、半導体結晶層内に
形成された絶縁化領域１３の上面部と、リセスの底部、
即ち、リセスエッチングされたｉ−ＩｎＡｌＡｓショッ
トキー形成層６の上面との間で生ずる段差は２００〜８
００オングストロームの範囲内にあるため、解像度と露
光強度を低下させることなくパターン露光を行うことが
でき、得られるレジストパターンの開口幅が均一にな
り、ゲート電極１０ｂは全体において太さ（幅と膜厚）
が均一でしかも、段差部において途切れを生ずることな
く形成される。また、この時、ゲート電極１０ｂの一端
に同時に電極引き出し部１０ａが形成される。そして、
このようにしてＨＥＭＴがＩｎＰ基板１上の所定領域に
形成された後、上記電極引き出し部１０ａに、ＩｎＰ基
板１上の他の領域に形成された素子或いは外部から延び
るワイヤがボンディングされる。
Ｔの製造工程を説明する。先ず、図２(a) に示すよう
に、ＩｎＰ基板１上にＣＶＤ法等により、ｉ−ＩｎＡｌ
Ａｓバッファ層２，ｉ−ＩｎＧａＡｓチャネル層３，ｉ
−ＩｎＡｌＡｓスペーサ層４，ｎ−ＩｎＡｌＡｓ電子供
給層５，ｉ−ＩｎＡｌＡｓショットキー形成層６，ｎ−
ＩｎＡｌＡｓ層７，ｎ−ＩｎＧａＡｓコンタクト層８ａ
を順次結晶成長し、次いで、ｎ−ＩｎＧａＡｓコンタク
ト層８ａの上面に通常の写真製版技術を用いてレジスト
パターン１２を形成する。次に、レジストパターン１２
をマスクにしてクエン酸をエッチャントとするウエット
エッチングにより、ｎ−ＩｎＧａＡｓコンタクト層８ａ
を選択的にエッチングし、この後、該レジストパターン
１２をマスクにし、水素（Ｈ），ホウ素（Ｂ），鉄（Ｆ
ｅ）の内の何れか１種或いは２種以上を注入イオンとし
たイオン注入により、図２(b) に示すように、半導体結
晶層を貫通してＩｎＰ基板１内に達するように絶縁化領
域１３を形成する。次に、上記レジストパターン１２を
除去した後、リフトオフ技術を用いて、上記ｎ−ＩｎＧ
ａＡｓコンタクト層８ａの上面から上記絶縁化領域１３
に向けて、ｎ−ＩｎＧａＡｓコンタクト層８ａにオーミ
ック接合するＡｕ合金またはＡｇ合金からなるソース，
ドレイン電極９ａ，９ｂを形成する。次に、図２(d) に
示すように、これらソース電極９ａとドレイン電極９ｂ
間に流れる電流を測定しながらリセスエッチングを行
い、ゲート領域の結晶層の厚さ、即ち、ｉ−ＩｎＡｌＡ
ｓショットキー形成層６の厚さを所望の厚さに調整して
リセス１１を形成し、この後、図２(e) に示すように、
このリセス１１に対して、リフトオフ技術を用いてゲー
ト幅が０．２５μｍ以下のゲート電極１０ｂを形成す
る。ここで、このゲート電極形成時、電極形成用金属を
リセスの底部に選択的に蒸着（堆積）させるために用い
るレジストパターンの開口幅は０．２５μｍ以下に形成
されるが、該レジストパターンを形成する際のパターン
露光時、図１(c) に示されるように、半導体結晶層内に
形成された絶縁化領域１３の上面部と、リセスの底部、
即ち、リセスエッチングされたｉ−ＩｎＡｌＡｓショッ
トキー形成層６の上面との間で生ずる段差は２００〜８
００オングストロームの範囲内にあるため、解像度と露
光強度を低下させることなくパターン露光を行うことが
でき、得られるレジストパターンの開口幅が均一にな
り、ゲート電極１０ｂは全体において太さ（幅と膜厚）
が均一でしかも、段差部において途切れを生ずることな
く形成される。また、この時、ゲート電極１０ｂの一端
に同時に電極引き出し部１０ａが形成される。そして、
このようにしてＨＥＭＴがＩｎＰ基板１上の所定領域に
形成された後、上記電極引き出し部１０ａに、ＩｎＰ基
板１上の他の領域に形成された素子或いは外部から延び
るワイヤがボンディングされる。
【００１７】このような本実施例の半導体装置では、Ｉ
ｎＰ基板１上のＨＥＭＴ１００が、その最上層、即ち、
低抵抗化されたｎ−ＩｎＧａＡｓコンタクト層８ａのみ
がエッチングによって化合物半導体結晶層の他の領域か
ら分離され（素子分離され）、該ｎ−ＩｎＧａＡｓコン
タクト層８ａより下の各層はイオン注入によって化合物
半導体結晶層の他の領域から分離されているので、Ｉｎ
Ｐ基板１上において、このＨＥＭＴ１００は完全に素子
分離される。また、リフトオフにより、リセス１１の底
面、即ち、リセスエッチングによって露出したｉ−Ｉｎ
ＡｌＡｓショットキー形成層６の上面から、素子分離領
域１３の上面に延びるように形成されたその幅が０．２
５μｍ以下のゲート電極１０ｂは、その形成時、リセス
１１の底部と、素子分離領域１３の上面との段差が０．
２μｍ以下にあることから（２００〜８００オングスト
ロームの範囲内にあることから）、電極形成用のレジス
トパターンの開口部の寸法精度が高くなり、均一な幅と
膜厚を有する電極となり、ＨＥＭＴ１００自体の特性が
向上する。
ｎＰ基板１上のＨＥＭＴ１００が、その最上層、即ち、
低抵抗化されたｎ−ＩｎＧａＡｓコンタクト層８ａのみ
がエッチングによって化合物半導体結晶層の他の領域か
ら分離され（素子分離され）、該ｎ−ＩｎＧａＡｓコン
タクト層８ａより下の各層はイオン注入によって化合物
半導体結晶層の他の領域から分離されているので、Ｉｎ
Ｐ基板１上において、このＨＥＭＴ１００は完全に素子
分離される。また、リフトオフにより、リセス１１の底
面、即ち、リセスエッチングによって露出したｉ−Ｉｎ
ＡｌＡｓショットキー形成層６の上面から、素子分離領
域１３の上面に延びるように形成されたその幅が０．２
５μｍ以下のゲート電極１０ｂは、その形成時、リセス
１１の底部と、素子分離領域１３の上面との段差が０．
２μｍ以下にあることから（２００〜８００オングスト
ロームの範囲内にあることから）、電極形成用のレジス
トパターンの開口部の寸法精度が高くなり、均一な幅と
膜厚を有する電極となり、ＨＥＭＴ１００自体の特性が
向上する。
【００１８】尚、上記工程では、従来と同様にｉ−Ｉｎ
ＡｌＡｓバッファ層２を１０００〜１５００オングスト
ローム程度の層厚にしているが、このＨＥＭＴ１００の
素子構造では、このｉ−ＩｎＡｌＡｓバッファ層２の層
厚を変えても、リセス１１の底部と素子分離領域１３の
上面との段差は変わらないため、このｉ−ＩｎＡｌＡｓ
バッファ層２を１５００オングストロームより大きい層
厚に形成してもよく、この場合は、該ｉ−ＩｎＡｌＡｓ
バッファ層２上に成長する他の結晶層（３，４，５，
６，７，８）の結晶性がより良好になり、ＨＥＭＴの素
子特性が一層向上する。
ＡｌＡｓバッファ層２を１０００〜１５００オングスト
ローム程度の層厚にしているが、このＨＥＭＴ１００の
素子構造では、このｉ−ＩｎＡｌＡｓバッファ層２の層
厚を変えても、リセス１１の底部と素子分離領域１３の
上面との段差は変わらないため、このｉ−ＩｎＡｌＡｓ
バッファ層２を１５００オングストロームより大きい層
厚に形成してもよく、この場合は、該ｉ−ＩｎＡｌＡｓ
バッファ層２上に成長する他の結晶層（３，４，５，
６，７，８）の結晶性がより良好になり、ＨＥＭＴの素
子特性が一層向上する。
【００１９】（実施例２）図３は、この発明の第２の実
施例による半導体装置のＩｎＰ基板上に形成されたＩｎ
Ｐ系ＨＥＭＴの素子構造を示す断面図であり、図におい
て、図１，２と同一符号は同一または相当する部分を示
し、３００はＨＥＭＴであり、該ＨＥＭＴ３００は、ｎ
−ＩｎＧａＡｓコンタクト層８ｂの幅が上記第１の実施
例のＨＥＭＴのｎ−ＩｎＧａＡｓコンタクト層８ａのそ
れに比べて小さくなるようパターニングされ、該ｎ−Ｉ
ｎＧａＡｓコンタクト層８ｂの上面を覆うようにソー
ス，ドレイン電極９ｃ，９ｄが形成され、上記第１の実
施例のＨＥＭＴ１００に比べてゲート電極１０ｂとソー
ス，ドレイン電極９ａ，９ｂとの間隔が大きくなるよう
形成されている。
施例による半導体装置のＩｎＰ基板上に形成されたＩｎ
Ｐ系ＨＥＭＴの素子構造を示す断面図であり、図におい
て、図１，２と同一符号は同一または相当する部分を示
し、３００はＨＥＭＴであり、該ＨＥＭＴ３００は、ｎ
−ＩｎＧａＡｓコンタクト層８ｂの幅が上記第１の実施
例のＨＥＭＴのｎ−ＩｎＧａＡｓコンタクト層８ａのそ
れに比べて小さくなるようパターニングされ、該ｎ−Ｉ
ｎＧａＡｓコンタクト層８ｂの上面を覆うようにソー
ス，ドレイン電極９ｃ，９ｄが形成され、上記第１の実
施例のＨＥＭＴ１００に比べてゲート電極１０ｂとソー
ス，ドレイン電極９ａ，９ｂとの間隔が大きくなるよう
形成されている。
【００２０】尚、このＨＥＭＴ３００の製造工程は、上
記第１の実施例のＨＥＭＴ１００の製造工程と基本的に
同じであり、ｎ−ＩｎＧａＡｓコンタクト層８ｂの幅を
小さくするための写真製版工程及びエッチング工程が、
ソース電極９ａとドレイン電極９ｂの形成工程前に行わ
れる。
記第１の実施例のＨＥＭＴ１００の製造工程と基本的に
同じであり、ｎ−ＩｎＧａＡｓコンタクト層８ｂの幅を
小さくするための写真製版工程及びエッチング工程が、
ソース電極９ａとドレイン電極９ｂの形成工程前に行わ
れる。
【００２１】このような本実施例の半導体装置では、上
記第１と同様の作用効果が得られるとともに、ＨＥＭＴ
３００のｎ−ＩｎＧａＡｓコンタクト層８ｂの幅が小さ
く、ゲート電極１０ｂとソース電極９ｂ，ドレイン電極
９ｃとの間隔が上記第１の実施例のＨＥＭＴ１００のそ
れより大きくなるので、ゲート耐圧が小さくなり、素子
特性が更に向上する。
記第１と同様の作用効果が得られるとともに、ＨＥＭＴ
３００のｎ−ＩｎＧａＡｓコンタクト層８ｂの幅が小さ
く、ゲート電極１０ｂとソース電極９ｂ，ドレイン電極
９ｃとの間隔が上記第１の実施例のＨＥＭＴ１００のそ
れより大きくなるので、ゲート耐圧が小さくなり、素子
特性が更に向上する。
【００２２】（実施例３）図４は、この発明の第３の実
施例による半導体装置のＩｎＰ基板上に形成されたＨＥ
ＭＴの素子構造を示す図で、図４(a) はその断面図であ
り、図４(b) は図４(a) のIVb −IVb 線における断面図
である。図において、図１，２と同一符号は同一または
相当する部分を示し、４００はＨＥＭＴ、１０ｃはゲー
ト電極、１３ａはイオン注入による絶縁化領域である。
施例による半導体装置のＩｎＰ基板上に形成されたＨＥ
ＭＴの素子構造を示す図で、図４(a) はその断面図であ
り、図４(b) は図４(a) のIVb −IVb 線における断面図
である。図において、図１，２と同一符号は同一または
相当する部分を示し、４００はＨＥＭＴ、１０ｃはゲー
ト電極、１３ａはイオン注入による絶縁化領域である。
【００２３】上記ＨＥＭＴ４００は、ｉ−ＩｎＡｌＡｓ
バッファ層２の上部の結晶層がメサエッチングされ、ｉ
−ＩｎＡｌＡｓバッファ層２とＩｎＰ基板１の所定領域
１３ａとがイオン注入によって絶縁化されて、ＩｎＰ板
１上で素子分離されており、その幅が０．２５μｍ以下
のゲート電極１０ｃがｉ−ＩｎＡｌＡｓ（バッファ）層
２にイオン注入して形成された絶縁化領域１３ｂの上面
に引き出されて形成されている。
バッファ層２の上部の結晶層がメサエッチングされ、ｉ
−ＩｎＡｌＡｓバッファ層２とＩｎＰ基板１の所定領域
１３ａとがイオン注入によって絶縁化されて、ＩｎＰ板
１上で素子分離されており、その幅が０．２５μｍ以下
のゲート電極１０ｃがｉ−ＩｎＡｌＡｓ（バッファ）層
２にイオン注入して形成された絶縁化領域１３ｂの上面
に引き出されて形成されている。
【００２４】尚、このＨＥＭＴ４００の製造工程は、従
来のＨＥＭＴ５００の製造工程において、化合物半導体
結晶層をメサエッチングする際のエッチング時間を調整
し、エッチングをｉ−ＩｎＡｌＡｓバッファ層２の上面
で止め、更に、イオン注入によって絶縁化領域１３ａを
形成した後、ソース，ドレイン電極９ａ，９ｂ及びゲー
ト電極１０ｃを形成したものである。
来のＨＥＭＴ５００の製造工程において、化合物半導体
結晶層をメサエッチングする際のエッチング時間を調整
し、エッチングをｉ−ＩｎＡｌＡｓバッファ層２の上面
で止め、更に、イオン注入によって絶縁化領域１３ａを
形成した後、ソース，ドレイン電極９ａ，９ｂ及びゲー
ト電極１０ｃを形成したものである。
【００２５】このような本実施例のＨＥＭＴの製造工程
では、メサエッチング工程が、上記第１，第２の実施例
のようなｎ−ＩｎＧａＡｓ層を選択的にエッチングする
のではなく、従来と同様のメサエッチング工程において
基板上での段差が０．２μｍより大きくならない範囲に
エッチングを止めるだけなので、簡単な工程で、基板上
に完全に他の領域と素子分離されたＨＥＭＴ４００を形
成することができ、しかも、得られるＨＥＭＴ４００の
微細ゲート電極１０ｃは、絶縁化領域１３ａの上面とｉ
−ＩｎＡｌＡｓショットキー形成層６のリセス１１の底
面間の段差は０．２μｍ以下（４００〜１６００オング
ストロームの範囲内）にあることから、均一幅で途切れ
のないものになる。
では、メサエッチング工程が、上記第１，第２の実施例
のようなｎ−ＩｎＧａＡｓ層を選択的にエッチングする
のではなく、従来と同様のメサエッチング工程において
基板上での段差が０．２μｍより大きくならない範囲に
エッチングを止めるだけなので、簡単な工程で、基板上
に完全に他の領域と素子分離されたＨＥＭＴ４００を形
成することができ、しかも、得られるＨＥＭＴ４００の
微細ゲート電極１０ｃは、絶縁化領域１３ａの上面とｉ
−ＩｎＡｌＡｓショットキー形成層６のリセス１１の底
面間の段差は０．２μｍ以下（４００〜１６００オング
ストロームの範囲内）にあることから、均一幅で途切れ
のないものになる。
【００２６】尚、上記実施例では、何れも化合物半導体
結晶層のメサエッチングを行った後イオン注入を行って
いるが、これらの順序を逆にしてもよく、この場合も上
記実施例と同様の効果を得ることができる。
結晶層のメサエッチングを行った後イオン注入を行って
いるが、これらの順序を逆にしてもよく、この場合も上
記実施例と同様の効果を得ることができる。
【００２７】また、上記何れの実施例におていも、Ｉｎ
Ｐ基板上にＨＥＭＴを形成した半導体装置について説明
したが、他の材料からなる半導体基板上に他の電界効果
トランジタや他のデバイスを形成する場合におていも本
発明が適用できることは言うまでもない。
Ｐ基板上にＨＥＭＴを形成した半導体装置について説明
したが、他の材料からなる半導体基板上に他の電界効果
トランジタや他のデバイスを形成する場合におていも本
発明が適用できることは言うまでもない。
【００２８】
【発明の効果】以上のように、本発明によれば、半導体
基板上に形成されたイオン注入によって絶縁化できない
低抵抗層を有する化合物半導体結晶層の所定領域にデバ
イスを形成する際、少なくとも上記低抵抗層を含む化合
物半導体結晶の上層部分にメサエッチングを施し、上記
メサエチングによって得られたメサ部の下部領域外の上
記化合物半導体結晶層にはイオン注入を施して、上記デ
バイスを半導体基板上の他の領域から完全に素子分離す
るようにしたから、段差の小さい（例えば０．２μｍ以
下）デバイス構造を得ることができ、デバイスの高性能
化を容易に行える効果がある。
基板上に形成されたイオン注入によって絶縁化できない
低抵抗層を有する化合物半導体結晶層の所定領域にデバ
イスを形成する際、少なくとも上記低抵抗層を含む化合
物半導体結晶の上層部分にメサエッチングを施し、上記
メサエチングによって得られたメサ部の下部領域外の上
記化合物半導体結晶層にはイオン注入を施して、上記デ
バイスを半導体基板上の他の領域から完全に素子分離す
るようにしたから、段差の小さい（例えば０．２μｍ以
下）デバイス構造を得ることができ、デバイスの高性能
化を容易に行える効果がある。
【００２９】更に、本発明によれば、上記メサエッチン
グによって分離される領域の結晶層の組成は、注入によ
る絶縁化を考慮することなく形成すべきデバイスの特性
に好適な組成の材料で構成することができるため、半導
体基板上に形成される化合物半導体結晶層結晶層の組成
の選択の幅を広げることができ、デバイスの高性能化を
容易に行なえる効果がある。
グによって分離される領域の結晶層の組成は、注入によ
る絶縁化を考慮することなく形成すべきデバイスの特性
に好適な組成の材料で構成することができるため、半導
体基板上に形成される化合物半導体結晶層結晶層の組成
の選択の幅を広げることができ、デバイスの高性能化を
容易に行なえる効果がある。
【図１】この発明の第１の実施例による半導体装置のＩ
ｎＰ基板上に形成されたＩｎＰ系ＨＥＭＴの素子構造を
示す図であり、図１(a) はその上面図、図１(b) は図１
(a) のIb−Ib線における断面図、図１(c) は図１(a) の
Ic−Ic線における断面図である。
ｎＰ基板上に形成されたＩｎＰ系ＨＥＭＴの素子構造を
示す図であり、図１(a) はその上面図、図１(b) は図１
(a) のIb−Ib線における断面図、図１(c) は図１(a) の
Ic−Ic線における断面図である。
【図２】図１に示すＩｎＰ系ＨＥＭＴの製造工程を示す
工程別断面図である。
工程別断面図である。
【図３】この発明の第２の実施例による半導体装置のＩ
ｎＰ基板上に形成されたＩｎＰ系ＨＥＭＴの素子構造を
示す断面図である。
ｎＰ基板上に形成されたＩｎＰ系ＨＥＭＴの素子構造を
示す断面図である。
【図４】この発明の第３の実施例による半導体装置のＩ
ｎＰ基板上に形成されたＩｎＰ系ＨＥＭＴの素子構造を
示す図で、図４(a) はその断面図であり、図４(b) は図
４(a) のIVb −IVb 線における断面図である。
ｎＰ基板上に形成されたＩｎＰ系ＨＥＭＴの素子構造を
示す図で、図４(a) はその断面図であり、図４(b) は図
４(a) のIVb −IVb 線における断面図である。
【図５】従来の半導体装置のＩｎＰ基板上に形成された
ＩｎＰ系ＨＥＭＴの素子構造を示す図であり、図５(a)
はその上面図、図５(b) は図１(a) のVb−Vb線における
断面図、図１(c) は図１(a) のVc−Vc線における断面図
である。
ＩｎＰ系ＨＥＭＴの素子構造を示す図であり、図５(a)
はその上面図、図５(b) は図１(a) のVb−Vb線における
断面図、図１(c) は図１(a) のVc−Vc線における断面図
である。
【図６】図５に示すＩｎＰ系ＨＥＭＴの製造工程を示す
工程別断面図である。
工程別断面図である。
１ ＩｎＰ基板 ２ ｉ−ＩｎＡｌＡｓ（バッファ）層 ３ ｉ−ＩｎＧａＡｓ（チャネル）層 ４ ｉ−ＩｎＡｌＡｓ（スペーサ）層 ５ ｎ−ＩｎＡｌＡｓ（電子供給）層 ６ ｉ−ＩｎＡｌＡｓ（ショットキー形成）層 ７ ｎ−ＩｎＡｌＡｓ層 ８，８ａ，８ｂ ｎ−ＩｎＧａＡｓ（コンタクト）層 ９ａ ソース電極 ９ｂ ドレイン電極 １０，１０ｂ，１０ｃ ゲート電極 １０ａ ゲート電極の引き出し部（ボンディングパッド
部） １１ リセス １２ レジストパターン １３，１３ａ， イオン注入による絶縁化領域 １００，３００，４００，５００ ＩｎＰ系ＨＥＭＴ
部） １１ リセス １２ レジストパターン １３，１３ａ， イオン注入による絶縁化領域 １００，３００，４００，５００ ＩｎＰ系ＨＥＭＴ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】以下、製造工程を説明する。ＩｎＰ基板１
上にＭＢＥ法等により、上記ｉ−ＩｎＡｌＡｓバッファ
層２，ｉ−ＩｎＧａＡｓチャネル層３，ｉ−ＩｎＡｌＡ
ｓスペーサ層４，ｎ−ＩｎＡｌＡｓ電子供給層５，ｉ−
ＩｎＡｌＡｓショットキー形成層６，ｎ−ＩｎＡｌＡｓ
層７，ｎ−ＩｎＧａＡｓコンタクト層８を順次結晶成長
し、次いで、ｎ−ＩｎＧａＡｓコンタクト層８の上面に
通常の写真製版技術を用いてレジストパターン１２を形
成し、該レジストパターン１２をマスクにして酒石酸系
のエッチング液を用いたウエットエッチングにより、図
６(a) に示すように、上記得られた半導体結晶層をエッ
チングし、該半導体結晶層をメサ状に成形し、このメサ
状の半導体結晶層をＩｎＰ基板１上の他の領域から分離
する。次に、リフトオフ技術を用いて、図６(b) に示す
ように、ソース電極９ａ，ドレイン電極９ｂを、ｎ−Ｉ
ｎＧａＡｓコンタクト層８上の所定領域からＩｎＰ基板
１の上面に延びるように敷設する。次に、図６(c) に示
すように、これらソース電極９ａとドレイン電極９ｂ間
に流れる電流を測定しながらリセスエッチングを行っ
て、ゲート領域の結晶層の厚さ、即ち、ｉ−ＩｎＡｌＡ
ｓショットキー形成層６の厚さを所望の厚さに調整して
リセス１１を形成し、この後、この所望の厚さに調整さ
れたｉ−ＩｎＡｌＡｓショットキー形成層６にリフトオ
フ技術を用いてゲート電極１０を形成する。
上にＭＢＥ法等により、上記ｉ−ＩｎＡｌＡｓバッファ
層２，ｉ−ＩｎＧａＡｓチャネル層３，ｉ−ＩｎＡｌＡ
ｓスペーサ層４，ｎ−ＩｎＡｌＡｓ電子供給層５，ｉ−
ＩｎＡｌＡｓショットキー形成層６，ｎ−ＩｎＡｌＡｓ
層７，ｎ−ＩｎＧａＡｓコンタクト層８を順次結晶成長
し、次いで、ｎ−ＩｎＧａＡｓコンタクト層８の上面に
通常の写真製版技術を用いてレジストパターン１２を形
成し、該レジストパターン１２をマスクにして酒石酸系
のエッチング液を用いたウエットエッチングにより、図
６(a) に示すように、上記得られた半導体結晶層をエッ
チングし、該半導体結晶層をメサ状に成形し、このメサ
状の半導体結晶層をＩｎＰ基板１上の他の領域から分離
する。次に、リフトオフ技術を用いて、図６(b) に示す
ように、ソース電極９ａ，ドレイン電極９ｂを、ｎ−Ｉ
ｎＧａＡｓコンタクト層８上の所定領域からＩｎＰ基板
１の上面に延びるように敷設する。次に、図６(c) に示
すように、これらソース電極９ａとドレイン電極９ｂ間
に流れる電流を測定しながらリセスエッチングを行っ
て、ゲート領域の結晶層の厚さ、即ち、ｉ−ＩｎＡｌＡ
ｓショットキー形成層６の厚さを所望の厚さに調整して
リセス１１を形成し、この後、この所望の厚さに調整さ
れたｉ−ＩｎＡｌＡｓショットキー形成層６にリフトオ
フ技術を用いてゲート電極１０を形成する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】このような本実施例の半導体装置では、上
記第１と同様の作用効果が得られるとともに、ＨＥＭＴ
３００のｎ−ＩｎＧａＡｓコンタクト層８ｂの幅が小さ
く、ゲート電極１０ｂとソース電極９ｂ，ドレイン電極
９ｃとの間隔が上記第１の実施例のＨＥＭＴ１００のそ
れより大きくなるので、ゲート耐圧を安定に形成でき、
信頼性が向上する。
記第１と同様の作用効果が得られるとともに、ＨＥＭＴ
３００のｎ−ＩｎＧａＡｓコンタクト層８ｂの幅が小さ
く、ゲート電極１０ｂとソース電極９ｂ，ドレイン電極
９ｃとの間隔が上記第１の実施例のＨＥＭＴ１００のそ
れより大きくなるので、ゲート耐圧を安定に形成でき、
信頼性が向上する。
Claims (12)
- 【請求項１】 半導体基板上に形成された化合物半導体
結晶層の所定領域に所定のデバイスを形成してなる半導
体装置において、 上記デバイスは、その上層部分がメサエッチングによっ
て基板上の他の領域から分離された上記化合物半導体結
晶層の上層部分からなり、その下層部分がその周囲のイ
オン注入による絶縁化領域によって基板上の他の領域か
ら分離された上記化合物半導体結晶層の下層部分からな
ることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記化合物半導体結晶層の上層部分が、イオン注入によ
って絶縁化することができない低抵抗層を含んでいるこ
とを特徴とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 上記化合物半導体結晶層の最上層にイオン注入によって
絶縁化することができないオーミック接合用の低抵抗層
を有していることを特徴とする半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、 上記オーミック接合用の低抵抗層がｎ型ＩｎＧａＡｓ層
であることを特徴とする半導体装置。 - 【請求項５】 請求項１〜４の何れかに記載の半導体装
置において、 上記デハイスの電極形成面と、該電極の一部が引き出さ
れる上記イオン注入による絶縁化領域の上面との段差が
０．２μｍ以下であることを特徴とする半導体装置。 - 【請求項６】 請求項５に記載の半導体装置において、 上記デバイスが電界効果トランジスタであり、上記電極
がゲート電極であることを特徴とする半導体装置。 - 【請求項７】 半導体基板上に形成された化合物半導体
結晶層の所定領域に所定のデバイスを形成してなる半導
体装置の製造方法において、 上記半導体基板上に、その上層部分にイオン注入によっ
て絶縁化されない低抵抗層を有する化合物半導体層を結
晶成長させる工程と、 上記工程によって得られた化合物半導体結晶層のデバイ
スが形成されるべき領域に、所定幅のマスクパターンを
形成する工程と、 上記マスクパターンをマスクとして上記化合物半導体結
晶層の上層部分をメサエッチングするとともに、上記化
合物半導体結晶層の所定領域にイオン注入を行って、該
所定領域を絶縁化し、上記デバイスが形成されるべき領
域を上記半導体基板上の他の領域から分離する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７に記載の半導体装置の製造方法
において、 上記分離する工程で用いるイオンとして、水素，ホウ
素，鉄の内の何れか１種或いは２種以上の共注入を用い
ることを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項７に記載の半導体装置の製造方法
において、 上記化合物半導体層の上層部分に設けられるイオン注入
によって絶縁化されない低抵抗層が、その最上層に設け
られるオーミック接合用の低抵抗層であることを特徴と
する半導体装置の製造方法。 - 【請求項１０】 請求項９に記載の半導体装置の製造方
法において、 上記オーミック接合用の低抵抗結晶層が、ｎ型ＩｎＧａ
Ａｓ層であることを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項７〜１０の何れかに記載の半導
体装置の製造方法において、 上記デバイスの電極形成面と、上記イオン注入によって
絶縁化される領域の上面との段差が０．２μｍ以下にな
るように、上記化合物半導体結晶層をメサエッチングす
ることを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１１に記載の半導体装置の製造
方法において、 上記デバイスが電界効果トランジタであり、上記電極が
ゲート電極であることを特徴とする半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236556A JPH0661269A (ja) | 1992-08-11 | 1992-08-11 | 半導体装置及びその製造方法 |
| US08/022,309 US5483089A (en) | 1992-08-11 | 1993-02-25 | Electrically isolated MESFET |
| EP93104466A EP0591607A3 (en) | 1992-08-11 | 1993-03-18 | Isolated semiconductor device and production method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236556A JPH0661269A (ja) | 1992-08-11 | 1992-08-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661269A true JPH0661269A (ja) | 1994-03-04 |
Family
ID=17002400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236556A Pending JPH0661269A (ja) | 1992-08-11 | 1992-08-11 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5483089A (ja) |
| EP (1) | EP0591607A3 (ja) |
| JP (1) | JPH0661269A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209969A (ja) * | 2004-01-23 | 2005-08-04 | Oki Electric Ind Co Ltd | 半導体素子及びその製造方法 |
| JP2014007296A (ja) * | 2012-06-25 | 2014-01-16 | Advanced Power Device Research Association | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2891244B2 (ja) * | 1997-06-16 | 1999-05-17 | 日本電気株式会社 | 電界効果トランジスタ |
| FR2783634A1 (fr) * | 1998-09-22 | 2000-03-24 | Koninkl Philips Electronics Nv | Procede de realisation d'un dispositif semiconducteur incluant des etapes de gravure d'un empilement de couches par photolithographie |
| ATE488614T1 (de) | 2002-08-28 | 2010-12-15 | Moxtronics Inc | Hybridstrahl-beschichtungssystem und verfahren zur herstellung von zno-schichten |
| US10134839B2 (en) * | 2015-05-08 | 2018-11-20 | Raytheon Company | Field effect transistor structure having notched mesa |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131526A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4843033A (en) * | 1985-09-27 | 1989-06-27 | Texas Instruments Incorporated | Method for outdiffusion of zinc into III-V substrates using zinc tungsten silicide as dopant source |
| JPS63104485A (ja) * | 1986-10-22 | 1988-05-09 | Hitachi Ltd | 半導体装置の製造方法 |
| US5162877A (en) * | 1987-01-27 | 1992-11-10 | Fujitsu Limited | Semiconductor integrated circuit device and method of producing same |
| DE3881922T2 (de) * | 1987-03-18 | 1993-10-07 | Fujitsu Ltd | Zusammengesetzte Halbleiteranordnung mit nicht-legierten ohmschen Kontakten. |
| JPH01283943A (ja) * | 1988-05-11 | 1989-11-15 | Hitachi Ltd | 化合物半導体集積回路およびその製造方法 |
| JPH01302742A (ja) * | 1988-05-30 | 1989-12-06 | Fujitsu Ltd | 化合物半導体装置およびその製造方法 |
| US5012318A (en) * | 1988-09-05 | 1991-04-30 | Nec Corporation | Hybrid semiconductor device implemented by combination of heterojunction bipolar transistor and field effect transistor |
| US4935797A (en) * | 1988-10-31 | 1990-06-19 | International Business Machines Corporation | Heterojunction bipolar transistors |
| JPH0366135A (ja) * | 1989-08-04 | 1991-03-20 | Fujitsu Ltd | 化合物半導体装置 |
| EP0437702B1 (en) * | 1989-11-21 | 1998-08-12 | Fujitsu Limited | Semiconductor integrated circuit of compound semiconductor devices comprising isolation regions and method of making the same |
| JPH03270155A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5014108A (en) * | 1990-05-15 | 1991-05-07 | Harris Corporation | MESFET for dielectrically isolated integrated circuits |
| JP2626220B2 (ja) * | 1990-09-17 | 1997-07-02 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| EP0482726B1 (en) * | 1990-10-26 | 1996-03-13 | Nippon Telegraph And Telephone Corporation | Heterojunction field-effect transistor |
| US5243207A (en) * | 1991-03-15 | 1993-09-07 | Texas Instruments Incorporated | Method to integrate HBTs and FETs |
| US5166083A (en) * | 1991-03-28 | 1992-11-24 | Texas Instruments Incorporated | Method of integrating heterojunction bipolar transistors with heterojunction FETs and PIN diodes |
-
1992
- 1992-08-11 JP JP4236556A patent/JPH0661269A/ja active Pending
-
1993
- 1993-02-25 US US08/022,309 patent/US5483089A/en not_active Expired - Fee Related
- 1993-03-18 EP EP93104466A patent/EP0591607A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209969A (ja) * | 2004-01-23 | 2005-08-04 | Oki Electric Ind Co Ltd | 半導体素子及びその製造方法 |
| JP2014007296A (ja) * | 2012-06-25 | 2014-01-16 | Advanced Power Device Research Association | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0591607A2 (en) | 1994-04-13 |
| US5483089A (en) | 1996-01-09 |
| EP0591607A3 (en) | 1997-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7244973B2 (en) | Field-effect semiconductor device and method for making the same | |
| US7015518B2 (en) | HEMT device with a mesa isolating multilayer film | |
| US4377899A (en) | Method of manufacturing Schottky field-effect transistors utilizing shadow masking | |
| US5610410A (en) | III-V compound semiconductor device with Schottky electrode of increased barrier height | |
| JP3210657B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH11103046A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0661269A (ja) | 半導体装置及びその製造方法 | |
| JPH0864775A (ja) | 半導体装置の製造方法 | |
| JPH1140578A (ja) | 半導体装置及びその製造方法 | |
| US4784967A (en) | Method for fabricating a field-effect transistor with a self-aligned gate | |
| JP2936586B2 (ja) | 高電子移動度電界効果トランジスタの製造方法 | |
| US5652451A (en) | Recessed gate field effect transistor | |
| JP2664527B2 (ja) | 半導体装置 | |
| JPH05182991A (ja) | ヘテロ接合ｆｅｔ及びその製造方法 | |
| JPS60251671A (ja) | 電界効果形トランジスタおよびその製造方法 | |
| JPS6323669B2 (ja) | ||
| JPS62204576A (ja) | 縦型トランジスタの製造方法 | |
| GB2064868A (en) | Schottky barrier gate field-effect transistor | |
| JP3256941B2 (ja) | 化合物半導体の表面処理方法 | |
| JPH06196504A (ja) | 半導体装置およびその製造方法 | |
| JP4819338B2 (ja) | 半導体結合超伝導三端子素子及びその製造方法 | |
| EP0146212A1 (en) | Schottky barrier diode and method of manufacturing it | |
| JP2002009275A (ja) | 電界効果型化合物半導体装置 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPH04199643A (ja) | 化合物半導体装置及びその製造方法 |