JPH065794A - 高周波増幅装置 - Google Patents

高周波増幅装置

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JPH065794A
JPH065794A JP4160621A JP16062192A JPH065794A JP H065794 A JPH065794 A JP H065794A JP 4160621 A JP4160621 A JP 4160621A JP 16062192 A JP16062192 A JP 16062192A JP H065794 A JPH065794 A JP H065794A
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gate
capacitor
semiconductor chip
mosc
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嶺雄 勝枝
Isao Yoshida
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Abstract

(57)【要約】 【構成】ＭＯＳＣ２１とパワーＭＯＳＦＥＴ１１とを同
一半導体チップ１０に形成し、パワーＭＯＳＦＥＴ１１
のゲート電極とＭＯＳＣ２１とをインダクタ装置４１に
よって接続し内部整合回路を構成する。パワーＭＯＳＦ
ＥＴ１１とＭＯＳＣ２１に対するボンディングパッドの
平面配置によってインダクタ装置４１のボンディングワ
イヤの長さを定める。内部整合回路と外部回路との接続
はパワーＭＯＳＦＥＴ１１のドレイン端子６２とＭＯＳ
Ｃ２１の付属端子６３によって行なう。 【効果】トランジスタ装置とともに常に最適なキャパシ
タ装置を提供し、最適なインダクタ装置の安定な形成が
可能となり、３００ＭＨｚ以上の内部整合化高周波増幅
装置をワイヤボンディングを用いて構成することができ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高周波増幅装置に係り、
特に、３００ＭＨｚ以上で動作する内部整合化された半
導体高周波増幅装置に関する。
【０００２】
【従来の技術】従来の内部整合された高周波増幅装置の
一例が特公昭63−66441 号公報に示されている。動作周
波数が３００ＭＨｚを越える高周波電力増幅装置では、
増幅素子として使用されるパワートランジスタの入力あ
るいは出力インピーダンスが低いためにインピーダンス
が高い外部回路とのインピーダンス整合が困難となる。
そのためパワートランジスタと外部回路との間にあって
外部から見たインピーダンスを高くするのが内部整合回
路である。
【０００３】従来技術による内部整合化高周波増幅装置
の構成は、例えば、図５のように示すことができる。こ
こに１はゲート幅の大きいしま状のＭＯＳ電界効果トラ
ンジスタを多数並列接続して成る電力増幅用ＭＯＳ電界
効果トランジスタ装置（パワーＭＯＳＦＥＴ）である。
２はＭＯＳ構造キャパシタ装置（ＭＯＳＣ）である。パ
ワーＭＯＳＦＥＴ１のゲート電極は金属ワイヤ３によっ
てＭＯＳＣ２に接続されており、金属ワイヤのインダク
タンスとＭＯＳＣ２のキャパシタンスによって図６に示
す内部整合回路をなす。更に、パワーＭＯＳＦＥＴ１の
ドレイン電極は出力端子５２に接続され、ＭＯＳＣ２は
入力端子５１に接続されて内部整合化高周波増幅装置を
成す。
【０００４】また、増幅電力を増加させるためにパワー
ＭＯＳＦＥＴを複数個並列設置した従来例を図７に示
す。図７の等価回路を図８に示す。従来技術によって内
部整合化高周波増幅器の増幅電力を増加させるには、パ
ワーＭＯＳＦＥＴの並列設置数を増加させ、更に個別に
内部整合キャパシタ２の大きさ、あるいはキャパシタン
スを変更する。以上の従来技術による内部整合化高周波
増幅装置の特徴はパワーＭＯＳＦＥＴ１とＭＯＳＣ２が
個別に製造され、配置されていることである。
【０００５】
【発明が解決しようとする課題】内部整合回路を構成す
るＭＯＳＣ２の最適キャパシタンスはパワーMOSFET1 の
インピーダンスに応じて変化する。従来技術によればパ
ワーＭＯＳＦＥＴ１とＭＯＳＣ２が個別に製造されるた
め、パワーＭＯＳＦＥＴ１が異なるに応じてＭＯＳＣ２
を変更する必要があった。また、パワーＭＯＳＦＥＴ１
とＭＯＳＣ２の横幅はほぼ等しくする必要があるので、
ＭＯＳＣ２の平面寸法の変更も必要となり、パワーＭＯ
ＳＦＥＴの設計変更を行なう毎にＭＯＳＣの設計と製造
が必要であった。また、内部整合回路を構成する金属ワ
イヤ３の最適長さもパワーＭＯＳＦＥＴ１のインピーダ
ンスに応じて変化する。そのため、高周波増幅装置５の
製造工程で、パワーＭＯＳＦＥＴ１に対するＭＯＳＣ２
の相対位置を定めて配置し、配線する工程が必要であ
り、配置誤差が伴う問題があった。また、従来技術によ
れば金属ワイヤを配置する面積が必要であり、高周波増
幅装置５が大きくなる問題があった。
【０００６】本発明の目的は、高周波増幅装置に使用さ
れる様々な大きさ，構造のパワーＭＯＳＦＥＴに対し
て、内部整合化された高周波増幅装置を安定にかつ能率
的に構成することを可能とすることにある。
【０００７】
【課題を解決するための手段】上記目的は、パワーＭＯ
ＳＦＥＴを形成する半導体チップ毎に最適なＭＯＳＣを
集積化するとともに、相互の間隔が定められたボンディ
ングパッドを形成して相互間にワイヤボンディングを行
ない、これによって最適なインダクタ装置を実現し、も
って所要の内部整合回路を構成することによって達成さ
れる。
【０００８】本発明の装置の基本的構成を図１に示す。
図１の等価回路を図２に示す。ここにＭＯＳＣ２１とパ
ワーＭＯＳＦＥＴ１１とを同一半導体チップ１０に形成
している。更に、パワーＭＯＳＦＥＴ１１のゲート電極
１２あるいはドレイン電極１４とＭＯＳＣ２１とをイン
ダクタ装置４１によって接続し内部整合回路を構成して
いる。
【０００９】更に変形例として図３、及びその等価回路
を図４に示すように、第２のＭＯＳＣ２２を同一半導体
チップ１０に形成し、パワーＭＯＳＦＥＴ１１のゲート
電極１２とＭＯＳＣ２１とをインダクタ装置４１によっ
て接続し、第２のインダクタ装置４２によってパワーＭ
ＯＳＦＥＴ１１のドレイン電極１４とＭＯＳＣ２２とを
接続してそれぞれ内部整合回路を構成することもでき
る。
【００１０】内部整合回路のゲート端子６１あるいはＭ
ＯＳＣ２１の付属端子６３は高周波増幅装置の入力端子
と接続し、ドレイン端子６２あるいはＭＯＳＣ２２の付
属端子６４は高周波増幅装置の出力端子と接続するもの
である。
【００１１】
【作用】ここに高周波増幅装置の動作周波数は３００Ｍ
Ｈｚを越えるので、インダクタ装置４１あるいは４２は
ボンディングワイヤによって形成することができ、半導
体チップの上に立体的に配置するので高周波増幅装置に
おける余分な面積を占有しない。また、パワーＭＯＳＦ
ＥＴ１１とＭＯＳＣ２１あるいは２２に対するボンディ
ングパッドの平面配置によってインダクタ装置４１ある
いは４２のボンディングワイヤの長さが定められるの
で、インダクタンスの均一性をよくすることができる。
ＭＯＳＣ２１及び２２はパワーＭＯＳＦＥＴ１１の薄い
ゲート酸化膜（例えば６５ｎｍ）を誘電体として形成す
ることができ、厚い酸化膜（例えば６５０ｎｍ）を使用
する個別のＭＯＳＣに比較して１０％以下の面積しか占
有しないので半導体チップ１０の面積はほとんど増加し
ない。
【００１２】特に、図３及びその等価回路を図４に示す
例において、高周波増幅装置の出力端子に対してドレイ
ン端子６２を接続する場合、内部整合回路はインダクタ
装置４２とキャパシタ装置２２による直列同調型とする
ことができる。これを動作周波数の２倍の周波数に同調
させることによって、ドレイン電極１４において高調波
制御を行なうことができるので、ドレイン整合回路のイ
ンピーダンスに影響されない。
【００１３】このように、本発明によればパワーＭＯＳ
ＦＥＴと同時に最適なＭＯＳＣを提供し、また同時に最
適なインダクタ装置の安定な形成を可能とするものであ
り、内部整合された高周波増幅装置を安定にかつ能率的
に構成することができる。インダクタ装置は抵抗成分の
小さいアルミニウム等の金属ワイヤあるいは金属リボン
を使用することができ、更に、能率的に高調波制御を行
なうことができるので、小型にして電力損失の少ない高
周波増幅装置を構成することができる。
【００１４】
【実施例】第１の実施例を図９に示す。本実施例はパワ
ーＭＯＳＦＥＴ１１のゲートに対する内部整合化高周波
電力増幅装置を示す。ここにパワーＭＯＳＦＥＴ１１は
ＭＯＳ構造キャパシタ装置（ＭＯＳＣ）２１とともに同
一半導体チップ１０に形成し、パワーＭＯＳＦＥＴ１１
のゲート電極１２とＭＯＳＣ２１は半導体チップの上に
立体的に配置したインダクタ装置４１によって接続し、
半導体チップ１０はパッケージ５の金属接地台５３に電
気的に接着して成り、キャパシタ装置２１はパッケージ
の入力端子５１に接続し、パワーＭＯＳＦＥＴ１１のド
レイン電極１４はパッケージの出力端子５２に接続して
いる。
【００１５】本実施例の等価回路を図１０に示す。図１
０において、１０は同一半導体チップに形成するもので
ある。
【００１６】図１１に半導体チップ１０の断面構造を示
す。ここに７は図９におけるしま状パワーＭＯＳＦＥＴ
１１の１本の断面構造、８は図９におけるソース電極１
３の断面構造、９はＭＯＳＣ２１の断面構造であり、
７，８及び９は同一半導体チップ１０に形成され、相互
はアルミニウム膜による配線によって接続する。
【００１７】パワーＭＯＳＦＥＴ１１を構成するしま状
トランジスタ１本の構造は７のように、ｐ＋基板の上に
ｐ−層を形成した半導体基板にｎ＋ドレイン層及びソー
ス層，ｎ−ドレインオフセット層，ｐベース層によって
形成する。ソース電極７２はｎ＋ソース層及びｐベース
層に接続し、ドレイン電極７３はｎ＋ドレイン層に接続
する。ゲート電極７１はポリシリコン，高融点金属モリ
ブデン，タングステン等によって成り、ゲート長は約１
μｍ、１本のしま状ゲート，ソース、及びドレインの幅
は約２００μｍ、しまの数は１００本である。この１０
０本を並列接続することによって全ゲート幅約２cmのパ
ワーＭＯＳＦＥＴ１１を構成する。
【００１８】図９に示すパワーＭＯＳＦＥＴ１１のソー
ス電極１３は１００本のしま状ソース電極７２に接続さ
れ、図１１の８に示すようにｐ＋拡散層によって半導体
チップのｐ＋層に接続される。ｐ＋層は図９に示す金属
接地台５３に電気的に接続される。ＭＯＳＣは図１１の
９に示すように、図１１の７に示すゲート電極７１に相
当する７１′及びその上に接続されたアルミニウム膜を
表面電極とし、半導体チップのｐ＋層に接続されたｐ＋
拡散層と上記ゲート電極７１の間のゲート酸化膜を誘電
体として形成される。ゲート酸化膜は３５ｎｍ程度であ
り、極めて薄いのでＭＯＳＣ２１の占める面積は小さ
い。
【００１９】全ゲート幅２cmのパワーＭＯＳＦＥＴのゲ
ート容量は約４０ｐＦであり、ゲートインピーダンスは
１.５ＧＨｚにおいて約５.３Ωとなる。これは外部回路
のインピーダンス約５０Ωに対して１桁小さいので、こ
のままでは外部回路によるインピーダンス整合が困難で
ある。ゲート容量約４０ｐＦ，ゲート抵抗０.３Ω に対
する内部整合キャパシタＭＯＳＣ２１の容量を約２７ｐ
Ｆとするとインダクタ装置４１の最適インダクタンスは
０.７ｎＨとなる。０.７ｎＨのインダクタンスに対する
ボンディングワイヤの長さは約１mmであるので、半導体
チップの上に立体的に配置することができる。これによ
って外部回路から見たインピーダンスを純抵抗５２Ωに
することができ、外部回路によるインピーダンス整合が
容易となる。
【００２０】このように、本実施例は同一半導体チップ
に形成したパワーＭＯＳＦＥＴ１１のゲートとＭＯＳＣ
２１とをインダクタ装置４１によって接続して内部整合
回路を構成しており、インダクタ装置４１を半導体チッ
プ１０の上に立体的に配置しているのが特徴である。こ
こに増幅装置の動作周波数は３００ＭＨｚを越えるの
で、ボンディングワイヤによってインダクタ装置４１を
形成することができる。図９に示した本実施例を図５に
示した従来例に比較すれば、高周波増幅装置５の面積が
約７５％に小さくなることがわかる。さらに高周波増幅
装置におけるキャパシタチップ２、及びその平面配置工
程を省略することができ、高周波増幅装置がボンディン
グワイヤを用いて容易に形成できる。
【００２１】本実施例ではゲートに対する内部整合化高
周波増幅装置に対する本発明の適用を示したが、この限
りではなく更にドレインに対する内部整合化高周波増幅
装置にも適用することができる。
【００２２】第２の実施例を図１２に示す。本実施例は
パワーＭＯＳＦＥＴ１１のゲートに対する内部整合回路
を有するとともに、ドレインに対する第２次高調波制御
用内部整合回路を有する高周波電力増幅装置を示す。図
１２の等価回路を図１３に示す。ゲートに対する内部整
合回路は実施例１に示したとおりである。
【００２３】本実施例はパワーＭＯＳＦＥＴ１１，ＭＯ
ＳＣ２１とともにＭＯＳＣ２２を同一半導体チップに形
成し、パワーＭＯＳＦＥＴ１１のドレインとＭＯＳＣ２
２とをインダクタ装置４２によって接続しており、イン
ダクタ装置４２も半導体チップ１０の上に立体的に配置
しているのが特徴である。更に、パワーＭＯＳＦＥＴ１
１のドレイン電極１４はパッケージ５の出力端子５２に
接続して第２次高調波に同調するドレイン内部整合化高
周波増幅装置を構成している。ここに増幅装置の動作周
波数は３００ＭＨｚを越えるので、ボンディングワイヤ
によってインダクタ装置４２を形成することができる。
【００２４】また本実施例はゲート内部整合回路の他
に、ドレイン電極に直列接続した第２次高調波制御用内
部整合回路を接続しており、外部のドレイン整合回路に
影響されない能率的な高調波制御を行なうことができる
ので、高周波電力損失が少なくドレイン効率の高い高周
波増幅装置をワイヤボンディングによって容易に構成す
ることができる。
【００２５】第３の実施例を図１４に示す。等価回路を
図１５に示す。本実施例はゲートに対する内部整合化高
周波電力増幅装置を示す。本実施例は同一半導体チップ
にパワーＭＯＳＦＥＴ１１を３個並列に形成して増幅電
力を３倍に高くしたものである。パワーＭＯＳＦＥＴ１
１とともに最適な内部整合キャパシタＭＯＳＣ２１を３
個並列に設置した。実施例１と同様に内部整合キャパシ
タＭＯＳＣ２１はパワーＭＯＳＦＥＴ１１と対を成すよ
うに形成するものであり、パワーMOSFET11のゲートとＭ
ＯＳＣ２１はそれぞれ半導体チップの上に立体的に配置
したインダクタ装置４１によって接続する。本実施例は
実施例１と同じ半導体装置３対によって成るが、このか
ぎりではなく、２対から５対程度が適当である。
【００２６】また、本実施例は同一半導体チップに形成
された３対の半導体装置によって構成したが、このかぎ
りではなく、個々の分離された３対の半導体装置によっ
て構成することもできる。これによって電力の高い高周
波増幅装置をワイヤボンディングによって容易に構成す
ることができる。５対以上１０対以下の並列設置数の場
合は外部回路から見たインピーダンスを高くするために
ＭＯＳＣ２１のキャパシタンスを例えば１６ｐＦとし、
それに応じてインダクタ装置４１のインダクタンスを１
ｎＨに大きくした単位半導体装置とすることができる。
その場合、外部回路から見たインピーダンスは１５３Ω
になるが、このかぎりではなく、外部回路から見たイン
ピーダンスを純抵抗にするとともに、これを所要の抵抗
値にする条件を設定する。
【００２７】本実施例ではゲートに対する内部整合化高
周波増幅装置に対する本発明の適用を示したが、この限
りではなく更にドレインに対する内部整合化高周波増幅
装置にも適用することができる。
【００２８】第４の実施例を図１６に示す。等価回路を
図１７に示す。本実施例はゲートに対する内部整合回路
を有するとともに、ドレインに対する第２次高調波制御
用内部整合回路を有する高周波電力増幅装置を示す。本
実施例は同一半導体チップにパワーＭＯＳＦＥＴ１１を
２個並列に形成して増幅電力を２倍にしたものである。
パワーＭＯＳＦＥＴ１１とともに最適なゲート内部整合
キャパシタMOSC21、及び第２次高調波制御用ドレイン内
部整合キャパシタＭＯＳＣ２２をそれぞれ２個並列に設
置した。実施例２と同様に内部整合キャパシタＭＯＳＣ
２１，MOSC22はパワーＭＯＳＦＥＴ１１と対をなすよう
に形成するものであり、パワーMOSFET11のゲートとＭＯ
ＳＣ２１、及びパワーＭＯＳＦＥＴ１１のドレインとMO
SC22はそれぞれ半導体チップの上に立体的に配置したイ
ンダクタ装置４１，４２によって接続するものである。
これによって電力の高い第２次高調波制御化高周波増幅
装置をワイヤボンディングによって容易に構成すること
ができる。
【００２９】本実施例は実施例２と同じ半導体装置２対
によって成るが、このかぎりではなく、３対から５対程
度が適当である。また、ゲートに対する内部整合回路の
構成に関しては実施例３と同様であり、５対以上にも適
用することができる。ここにドレインに関する内部整合
回路の構成は第２次高調波に対する短絡を行なうもので
あるが、このかぎりではなく、第２次高調波に対する開
放、基本波に対するドレイン内部整合にも適用すること
ができる。
【００３０】本実施例ではドレインに対する第２次高調
波制御化高周波電力増幅装置に対する本発明の適用を示
したが、この限りではなく更にゲートに対する第２次高
調波制御化高周波増幅装置にも適用することができる。
【００３１】
【発明の効果】本発明によればトランジスタ装置ととも
に常に最適な内部整合キャパシタ装置を提供し、同時に
最適なインダクタ装置の安定な形成を可能とするもので
あり、３００ＭＨｚ以上の内部整合化高周波増幅装置を
能率的に構成することができる。これによって小型で電
力損失の少ない高周波増幅装置を安定に供給することが
できる。
【図面の簡単な説明】
【図１】本発明の原理的構成を示す平面図。
【図２】図１の等価回路図。
【図３】本発明の変形例の構成を示す平面図。
【図４】図３の等価回路図。
【図５】第１の従来例の平面図。
【図６】図５の等価回路図。
【図７】第２の従来例の平面図。
【図８】図７の等価回路図。
【図９】本発明の第１の実施例の高周波増幅装置の平面
図。
【図１０】図９の等価回路図。
【図１１】図９に示す装置の半導体チップの要部断面
図。
【図１２】本発明の第二の実施例の平面図。
【図１３】図１２の等価回路図。
【図１４】本発明の第三の実施例の平面図。
【図１５】図１４の等価回路図。
【図１６】本発明の第四の実施例の平面図。
【図１７】図１６の等価回路。
【符号の説明】
１１…パワーＭＯＳＦＥＴ、１２…ゲート電極、１３…
ソース電極、２１…ＭＯＳキャパシタ装置、４１…イン
ダクタ装置、６１…ゲート端子、６２…ドレイン端子、
６３…キャパシタ付属端子。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】ＭＯＳ電界効果トランジスタとＭＯＳキャ
    パシタより成る半導体チップを主体とする高周波増幅装
    置において、前記ＭＯＳ電界効果トランジスタのゲート
    と前記ＭＯＳキャパシタとを前記半導体チップの上に立
    体的に配置したインダクタ装置によって接続したことを
    特徴とする高周波増幅装置。
  2. 【請求項２】請求項１において、前記ＭＯＳ電界効果ト
    ランジスタのゲートを前記高周波増幅装置の入力端子と
    接続し、ドレインを前記高周波増幅装置の出力端子と接
    続した高周波増幅装置。
  3. 【請求項３】請求項１において、前記ＭＯＳキャパシタ
    を前記高周波増幅装置の入力端子と接続し、前記ＭＯＳ
    電界効果トランジスタのドレインを前記高周波増幅装置
    の出力端子と接続した高周波増幅装置。
  4. 【請求項４】ＭＯＳ電界効果トランジスタとＭＯＳキャ
    パシタより成る半導体チップを主体とする高周波増幅装
    置において、前記ＭＯＳ電界効果トランジスタのドレイ
    ンと前記ＭＯＳキャパシタとを前記半導体チップの上に
    立体的に配置したインダクタ装置によって接続した高周
    波増幅装置。
  5. 【請求項５】請求項４において、前記ＭＯＳ電界効果ト
    ランジスタのゲートを前記高周波増幅装置の入力端子と
    接続し、前記ドレインを前記高周波増幅装置の出力端子
    と接続した高周波増幅装置。
  6. 【請求項６】請求項４において、前記ＭＯＳ電界効果ト
    ランジスタのゲートを前記高周波増幅装置の入力端子と
    接続し、前記ＭＯＳキャパシタを前記高周波増幅装置の
    出力端子と接続した高周波増幅装置。
  7. 【請求項７】ＭＯＳ電界効果トランジスタと第１，第２
    のＭＯＳキャパシタより成る半導体チップを主体とする
    高周波増幅装置において、前記ＭＯＳ電界効果トランジ
    スタのゲートと前記第１のキャパシタとを前記半導体チ
    ップの上に立体的に配置した第１のインダクタ装置によ
    って接続し、前記ＭＯＳ電界効果トランジスタのドレイ
    ンと前記第２のＭＯＳキャパシタとを前記半導体チップ
    の上に立体的に配置した第２のインダクタ装置によって
    接続したことを特徴とする高周波増幅装置。
  8. 【請求項８】請求項７において、前記ＭＯＳ電界効果ト
    ランジスタのゲートを前記高周波増幅装置の入力端子と
    接続し、前記ドレインを前記高周波増幅装置の出力端子
    と接続した高周波増幅装置。
  9. 【請求項９】請求項７において、前記ＭＯＳ電界効果ト
    ランジスタのゲートを前記高周波増幅装置の入力端子と
    接続し、前記第２のキャパシタを前記高周波増幅装置の
    出力端子と接続した高周波増幅装置。
  10. 【請求項１０】請求項７において、第１のキャパシタを
    前記高周波増幅装置の入力端子と接続し、前記ドレイン
    を前記高周波増幅装置の出力端子と接続した高周波増幅
    装置。
  11. 【請求項１１】請求項７において、前記第１のキャパシ
    タを前記高周波増幅装置の入力端子と接続し、前記第２
    のキャパシタを前記高周波増幅装置の出力端子と接続し
    た高周波増幅装置。
  12. 【請求項１２】請求項１，２，３，４，５，６，７，
    ８，９，１０または１１に記載の前記高周波増幅装置か
    らなる高周波電力増幅装置。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233799A (ja) * 1997-09-03 1999-08-27 Motorola Inc 可変コンデンサおよびその製造方法
EP1168607A2 (en) * 2000-06-22 2002-01-02 Texas Instruments Incorporated An on-chip signal filter with bond wire inductors
WO2002037573A1 (fr) * 2000-10-30 2002-05-10 Kabushiki Kaisha Toshiba Dispositif semi-conducteur et son procede de fabrication
JP2007059924A (ja) * 2006-09-22 2007-03-08 Mitsubishi Electric Corp 半導体装置
US7598660B2 (en) 2005-02-15 2009-10-06 Murata Manufacturing Co., Ltd. Monolithic piezoelectric element
JP2012015531A (ja) * 2011-08-01 2012-01-19 Renesas Electronics Corp 半導体装置
JP2012019221A (ja) * 2011-08-01 2012-01-26 Renesas Electronics Corp 半導体装置
EP2458636A1 (en) * 2010-11-29 2012-05-30 Nxp B.V. Compensation Network for RF Transistor
JP2012227342A (ja) * 2011-04-19 2012-11-15 Toshiba Corp 電力増幅器
WO2018003111A1 (ja) * 2016-07-01 2018-01-04 三菱電機株式会社 増幅器
WO2019106909A1 (ja) * 2017-11-30 2019-06-06 ソニーセミコンダクタソリューションズ株式会社 高周波増幅器、電子機器および通信機器

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233799A (ja) * 1997-09-03 1999-08-27 Motorola Inc 可変コンデンサおよびその製造方法
EP1168607A2 (en) * 2000-06-22 2002-01-02 Texas Instruments Incorporated An on-chip signal filter with bond wire inductors
EP1168607A3 (en) * 2000-06-22 2005-12-28 Texas Instruments Incorporated An on-chip signal filter with bond wire inductors
WO2002037573A1 (fr) * 2000-10-30 2002-05-10 Kabushiki Kaisha Toshiba Dispositif semi-conducteur et son procede de fabrication
US6940132B2 (en) 2000-10-30 2005-09-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7598660B2 (en) 2005-02-15 2009-10-06 Murata Manufacturing Co., Ltd. Monolithic piezoelectric element
JP2007059924A (ja) * 2006-09-22 2007-03-08 Mitsubishi Electric Corp 半導体装置
US8981433B2 (en) 2010-11-29 2015-03-17 Nxp, B.V. Compensation network for RF transistor
EP2458636A1 (en) * 2010-11-29 2012-05-30 Nxp B.V. Compensation Network for RF Transistor
JP2012227342A (ja) * 2011-04-19 2012-11-15 Toshiba Corp 電力増幅器
US8610507B2 (en) 2011-04-19 2013-12-17 Kabushiki Kaisha Toshiba Power amplifier
JP2012019221A (ja) * 2011-08-01 2012-01-26 Renesas Electronics Corp 半導体装置
JP2012015531A (ja) * 2011-08-01 2012-01-19 Renesas Electronics Corp 半導体装置
WO2018003111A1 (ja) * 2016-07-01 2018-01-04 三菱電機株式会社 増幅器
JPWO2018003111A1 (ja) * 2016-07-01 2018-08-23 三菱電機株式会社 増幅器
WO2019106909A1 (ja) * 2017-11-30 2019-06-06 ソニーセミコンダクタソリューションズ株式会社 高周波増幅器、電子機器および通信機器
US11336241B2 (en) 2017-11-30 2022-05-17 Sony Semiconductor Solutions Corporation High-frequency amplifier, electronic device, and communication device

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