JP3004882B2 - スパイラルインダクタ、マイクロ波増幅回路およびマイクロ波増幅装置 - Google Patents
スパイラルインダクタ、マイクロ波増幅回路およびマイクロ波増幅装置Info
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Description
路、スパイラルインダクタ、マイクロ波増幅回路及びマ
イクロ波増幅装置に関し、特に、マイクロ波増幅装置の
小型化及び高性能化を図る技術に関する。
伴い、通信用無線機器の小型化及び低コスト化に対する
要求が強まってきており、従来集積化が困難であったマ
イクロ波増幅装置においても小型化及び低コスト化は重
要な課題である。
積化マイクロ波IC(以下、MMICと呼ぶ。)の従来
例について図面を参照しながら説明する。
している。図6に示すように、電界効果トランジスタ
(以下、FETと呼ぶ。)601は、入力整合回路62
0及び出力整合回路621によって入力側及び出力側の
回路又は伝送線路との整合を行っており、通常は50Ω
の特性インピーダンスに対して整合されている。入力整
合回路620及び出力整合回路621は、いずれも複数
のインダクタの組み合わせにより構成されており、入力
整合回路620は直列インダクタ602と並列インダク
タ603との組み合わせよりなり、出力整合回路621
は並列インダクタ604と直列インダクタ605との組
み合わせよりなる。
め、FET601の入力側には入力側DC遮断用結合キ
ャパシタ606が挿入され、FET601の出力側には
出力側DC遮断用結合キャパシタ607が挿入されてい
る。FET601の電流はゲート電圧制御端子614か
らゲート電圧を制御することにより調整されており、高
周波信号への影響を抑えるためバイアス抵抗608が挿
入されている。尚、図6において、611は入力端子、
612は出力端子、613は電源端子、615は接地端
子である。
半導体チップパターンを示している。図7においては、
図6と同一の部材については同一の符号を付すことによ
り説明は省略する。半導体チップ600としては高周波
特性に優れるGaAs基板が用いられており、該半導体
チップ600上に、前述したFET601、直列及び並
列インダクタ602〜605、入力側及び出力側のDC
遮断用結合キャパシタ606,607並びにバイアス抵
抗608が形成されている。
IC増幅器においては、入力整合回路620及び出力整
合回路621を構成する直列及び並列インダクタ602
〜605や入力側及び出力側のDC遮断用結合キャパシ
タ606,607が半導体チップ600上において大き
な面積を占めるため、半導体チップ600の面積が大き
くなり、その結果、マイクロ波増幅装置を構成するパッ
ケージサイズの大型化及び価格の上昇を招くという問題
を有していた。
置の小型化及び低コスト化を実現できるようにすること
を目的とする。
め、本発明に係るマイクロストリップ線路は、絶縁体上
に形成された接地電極と、該接地電極上に形成された誘
電体薄膜と、該誘電体薄膜上に形成された線状の金属薄
膜とからなるマイクロストリップ線路を対象とし、前記
誘電体薄膜は誘電率が50以上である高誘電体よりな
り、前記金属薄膜の抵抗成分によって特性インピーダン
スが制御される構成である。
縁体上に形成された接地電極と、該接地電極上に形成さ
れた誘電率が50以上である高誘電体よりなる誘電体薄
膜と、該誘電体薄膜上に形成された線状の金属薄膜とか
らなり、前記金属薄膜の抵抗成分によって特性インピー
ダンスが制御されるスパイラル状のマイクロストリップ
線路によって構成されており、該マイクロストリップ線
路のスパイラル部の隣り合う線路同士の間の前記誘電体
薄膜は除去されている構成である。
て、スパイラルインダクタの中心部付近に形成されてお
り、前記高誘電体よりなる層間膜を有するMIMキャパ
シタを備え、両端子間が直流的に分離されていることが
好ましい。
端子と、ソース電極が前記電源端子に接続されており電
流の増幅を行なう電界効果型トランジスタと、前記電源
端子と前記ソース電極との間に直列に単一で接続された
本発明に係るスパイラルインダクタとからなる構成であ
る。
端子と、出力端子と、電源端子と、ソース電極が前記電
源端子に接続されており電流の増幅を行なう電界効果型
トランジスタと、前記電源端子と前記ソース電極との間
に直列に単一で接続された本発明に係るスパイラルイン
ダクタと、単一のインダクタからなり前記入力端子と前
記電界効果型トランジスタとのインピーダンス整合を行
なう入力側整合回路と、単一のインダクタからなり前記
出力端子と前記電界効果型トランジスタとのインピーダ
ンス整合を行なう出力側整合回路とが1つの半導体基板
上に形成されている構成である。
と、誘電体薄膜は誘電率が50以上である高誘電体より
なるため、同一周波数における電気長が著しく長くなる
ので、同一周波数におけるマイクロストリップ線路の線
路長を大きく短縮することができる。この場合、マイク
ロストリップ線路の線路長が短縮されることに伴う抵抗
値の減少は、金属薄膜の抵抗成分によってマイクロスト
リップ線路の特性インピーダンスを制御することによっ
て補われる。
と、マイクロストリップ線路のスパイラル部の隣り合う
線路同士の間の誘電体薄膜が除去されているため、線間
容量による自己共振周波数の低下が防止されているの
で、同一周波数におけるインダクタンス値を増大するこ
とができる。
パイラルインダクタの中心部付近に高誘電体よりなる層
間膜を有するMIMキャパシタを備えていると、キャパ
シタの占有面積を削減できる。つまり、スパイラルイン
ダクタのインダクタンス値は主として外周部のスパイラ
ル部により定まるため、中心部のスパイラル部を減らし
てもインダクタンス値は殆ど影響を受けないので、イン
ダクタンス値に影響を与えることなくキャパシタを設け
ることができる。このため、キャパシタの占有面積を削
減できるのである。また、スパイラルインダクタの両端
子間が直流的に分離されているため、該スパイラルイン
ダクタを電界効果型トランジスタの入力側又は出力側に
接続することにより、電界効果型トランジスタを外部と
直流的に分離することができる。
と、電源端子と、電流の増幅を行なう電界効果型トラン
ジスタのソース電極との間に本発明に係るスパイラルイ
ンダクタが直列に単一で接続されているため、電界効果
型トランジスタの電源が高インピーダンス化されている
ので、電界効果型トランジスタとその入力側又は出力側
との整合を行なう入力側整合回路及び出力側整合回路を
それぞれ単一のインダクタにより構成することができ
る。
と、本発明に係るマイクロ波増幅回路を組み込んでいる
ため、電界効果型トランジスタ、本発明に係るスパイラ
ルインダクタ、入力側整合回路及び出力側整合回路を1
つの半導体基板上に形成することができる。
幅回路について図1〜図5を参照しながら説明する。
波増幅回路の一例であるMMICの回路図を示してい
る。図1に示すように、FET101は、入力整合回路
106及び出力整合回路107によって入力側及び出力
側の回路又は伝送線路との整合を行っており、50Ωの
特性インピーダンスに対して整合されている。
は入力側インダクタ102及び入力側DC遮断用結合キ
ャパシタ104により構成され、出力整合回路107は
出力側インダクタ103及び出力側DC遮断用結合キャ
パシタ105により構成されている。そして、入力整合
回路106及び出力整合回路107をそれぞれ単一のイ
ンダクタにより構成するため、スパイラルインダクタを
用いた1/4波長線路108により電源を高インピーダ
ンス化している。FET101の電流は、ゲート電圧制
御端子113からゲート電圧を制御することにより調整
されており、高周波信号への影響を抑えるため、バイア
ス抵抗109が挿入されている。尚、図1において、1
10は入力端子、111は出力端子、112は電源端
子、113はゲート電圧制御端子、114は接地端子で
ある。
ップパターンを示している。図2においては、図1と同
一の部材については同一の符号を付すことにより説明は
省略する。本実施例のMMICは、GaAs基板100
上に2層配線プロセスを用いて形成されており、FET
101としてはMESFETが用いられている。
キャパシタ104及び出力側DC遮断用結合キャパシタ
105は入力側インダクタ102及び出力側インダクタ
103のそれぞれ中心部に形成されており、占有面積の
低減が図られている。一般的にスパイラルインダクタの
インダクタンス値は、主として外周部のスパイラルが支
配的であり、中心部のスパイラル数を減らしても影響は
小さい。
及び1/4波長線路108に用いられる高誘電体にはチ
タン酸ストロンチウム(以下、TiSrO3 と呼ぶ。)
を用い、白金電極上にTiSrO3 をスパッタ法により
300nmの厚さに堆積した後、イオンミリング法によ
るパターニングを行なうことにより形成する。TiSr
O3 の誘電率は120である。また、入力側インダクタ
102、出力側インダクタ103及び1/4波長線路1
08の各スパイラル部における隣接するマイクロストリ
ップ線路同士の間のTiSrO3 薄膜はイオンミリング
時に除去されており、これにより、線間容量による自己
共振周波数の低下が防止されている。抵抗109として
は金属薄膜抵抗が用いられている。
造を示している。図3に示すように、GaAs基板10
0上に第1層配線金属302を堆積した後、容量形成部
分に白金を蒸着する。その後、第1層配線金属302上
にTiSrO3 層304を堆積した後、該TiSrO3
層304上に第2層配線金属303を蒸着する。
金属302と第2層配線金属303との接続はコンタク
ト部305により行なわれている。一方、出力整合回路
107においては、中心部の配線金属面積を拡大し、コ
ンタクトを設けることなく、TiSrO3 層304を第
1層配線金属302と第2層配線金属303とで挟むこ
とによりMIM(metal insulater m
etal)キャパシタ105を構成している。
端子110の入力インピーダンスを示すスミスチャート
である。
線幅が10μmであり、抵抗値が十分に低い場合の結果
を示している。401は誘電体としてTiSrO3 (誘
電率120)を用いた場合を示し、402は誘電体とし
てGaAs基板(誘電率12)を用いた場合を示してい
る。図4(a)から明らかなように、誘電体としてTi
SrO3 を用いることにより同一周波数における電気長
が約10倍長くなっている。従って、1/4波長線路1
08の長さを1/10にすることができる。
幅を1μmであり、20Ωの抵抗成分を持つときの入力
端子110の入力インピーダンスを示している。図4
(b)より、6GHzにおける入力インピーダンスが5
0Ωに整合されており、単一のインダクタにより整合回
路を構成できていることが分かる。出力整合は、出力側
インダクタ103を前記と同様の方法により50Ωに整
合させている。
レーム上に実装し、樹脂パッケージに封入した状態を示
している。図5(a)において、100は半導体チッ
プ、502はリードフレーム、503はAuワイヤーで
ある。また、図5(b)において、505は封止樹脂、
506はICピンである。図5(a),(b)に示すよ
うに半導体チップ100をパッケージに実装することに
より、扱い易くて低コストのMMICを提供することが
できる。
クロストリップ線路によると、誘電体薄膜は誘電率が5
0以上である高誘電体よりなるため、同一周波数におけ
る電気長が著しく長くなるので、同一周波数におけるマ
イクロストリップ線路の線路長を大きく短縮することが
でき、これにより、基板の面積を縮小することができ
る。従って、本発明に係るマイクロストリップ線路を用
いるマイクロ波増幅装置の小型化及び低コスト化を実現
できる。
と、誘電体薄膜は誘電率が50以上である高誘電体より
なるため同一周波数における電気長が著しく長くなるの
で、同一周波数におけるマイクロストリップ線路の線路
長を大きく短縮できる共に、マイクロストリップ線路の
スパイラル部の隣り合う線路同士の間の誘電体薄膜が除
去されているため線間容量による自己共振周波数の低下
が防止され、同一周波数におけるインダクタンス値を増
大できるので、基板上の占有面積を縮小することができ
る。従って、本発明に係るスパイラルインダクタを用い
るマイクロ波増幅装置の小型化及び低コスト化を実現で
きる。
パイラルインダクタの中心部付近に高誘電体よりなる層
間膜を有するMIMキャパシタを備えていると、インダ
クタンス値に影響を与えることなくキャパシタを設ける
ことができるため、キャパシタの占有面積を削減でき
る。従って、本発明に係るスパイラルインダクタを用い
るマイクロ波増幅装置の一層の小型化及び低コスト化を
実現できる。
と、電源端子と電流の増幅を行なう電界効果型トランジ
スタのソース電極との間に本発明に係るスパイラルイン
ダクタが直列に単一で接続されているため、電界効果型
トランジスタの電源が高インピーダンス化されているの
で、電界効果型トランジスタとその入力側又は出力側と
の整合を行なう入力側整合回路及び出力側整合回路をそ
れぞれ単一のインダクタにより構成することができる。
従って、本発明に係るマイクロ波増幅回路によると、電
源端子側に1つのスパイラルインダクタを設けることに
より、入力側整合回路及び出力側整合回路をそれぞれ単
一のインダクタにより構成することができるので、該マ
イクロ波増幅回路を組み込んだマイクロ波増幅装置の小
型化及び低コスト化を実現できる。
と、本発明に係るマイクロ波増幅回路を組み込んでいる
ため、電界効果型トランジスタ、本発明に係るスパイラ
ルインダクタ、入力側整合回路及び出力側整合回路を1
つの半導体基板上に形成できるので、大幅な小型化及び
低コスト化を実現することが可能になる。
る。
ーン図である。
ーダンス特性を示す図であって、(a)は配線抵抗値が
低い場合の特性を示し、(b)は配線抵抗値を最適化し
た場合の特性を示している。
装状態を示す平面図であり、(b)は本発明の一実施例
に係るMMICのパッケージの外観図である。
パイラルインダクタ) 109 バイアス抵抗 110 入力端子 111 出力端子 112 電源端子 113 ゲート電圧制御端子 302 第1層配線金属 303 第2層配線金属 304 高誘電体薄膜 305 コンタクト部 401 TiSrO3 を用いた場合の入力インピーダン
ス 402 GaAs基板を用いた場合の入力インピーダン
ス 403 配線金属抵抗が20Ωの場合の入力インピーダ
ンス 502 リードフレーム 503 Auワイヤー 505 封止樹脂 506 ICピン 600 GaAs基板 601 電界効果型トランジスタ 602 直列インダクタ 603 並列インダクタ 604 並列インダクタ 605 直列インダクタ 606 入力側DC遮断用結合キャパシタ 607 出力側DC遮断用結合キャパシタ 608 バイアス抵抗 614 ゲート電圧制御端子 620 入力整合回路 621 出力整合回路
Claims (8)
- 【請求項1】 基板上の電極と、 前記電極上の線状の誘電体薄膜と、 前記誘電体薄膜上の金属薄膜とを設けたスパイラルイン
ダクタ。 - 【請求項2】 基板上の電極と、 前記電極上の誘電体薄膜と、 前記誘電体薄膜上のスパイラル状金属薄膜と、 前記スパイラル状金属薄膜の隣り合う線路同士間に前記
誘電体薄膜の除去部とを設けたスパイラルインダクタ。 - 【請求項3】 誘電体薄膜の層間膜を有したMIMキャ
パシタを前記スパイラル中心部に設けた請求項2に記載
のスパイラルインダクタ。 - 【請求項4】 電源端子と、 前記電源端子とトランジスタの出力側の制御電極との間
に、請求項1または2記載のスパイラルインダクタを設
けたマイクロ波増幅回路。 - 【請求項5】 入力端子と、 前記入力端子とトランジスタの入力側の制御電極との間
に、請求項3記載のスパイラルインダクタを設けたマイ
クロ波増幅回路。 - 【請求項6】 出力端子と、 前記出力端子とトランジスタの出力側の制御電極との間
に、請求項3記載のスパイラルインダクタを設けたマイ
クロ波増幅回路。 - 【請求項7】 入力端子もしくは出力端子とトランジス
タとの間に、請求項3記載のスパイラルインダクタより
なるインピーダンス整合回路を基板上に設けたマイクロ
波増幅装置。 - 【請求項8】 前記誘電体薄膜はチタン酸ストロンチウ
ムよりなる請求項1ないし3のいずれかに記載のスパイ
ラルインダクタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6250610A JP3004882B2 (ja) | 1994-10-17 | 1994-10-17 | スパイラルインダクタ、マイクロ波増幅回路およびマイクロ波増幅装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6250610A JP3004882B2 (ja) | 1994-10-17 | 1994-10-17 | スパイラルインダクタ、マイクロ波増幅回路およびマイクロ波増幅装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11281085A Division JP2000082788A (ja) | 1999-10-01 | 1999-10-01 | マイクロストリップ線路、スパイラルインダクタ、電子装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08116028A JPH08116028A (ja) | 1996-05-07 |
JP3004882B2 true JP3004882B2 (ja) | 2000-01-31 |
Family
ID=17210428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6250610A Expired - Fee Related JP3004882B2 (ja) | 1994-10-17 | 1994-10-17 | スパイラルインダクタ、マイクロ波増幅回路およびマイクロ波増幅装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3004882B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10335590A (ja) * | 1997-06-04 | 1998-12-18 | Nec Corp | 受動素子回路 |
KR100580162B1 (ko) * | 1999-10-15 | 2006-05-16 | 삼성전자주식회사 | 박막형 대역 통과 필터 및 그 제조방법 |
JP2001308610A (ja) | 2000-04-20 | 2001-11-02 | Matsushita Electric Ind Co Ltd | マイクロストリップ線路、その製造方法、インダクタ素子及び高周波半導体装置 |
JP4749755B2 (ja) * | 2005-04-12 | 2011-08-17 | パナソニック株式会社 | 半導体集積回路 |
JP5585366B2 (ja) * | 2009-10-22 | 2014-09-10 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
JP5598461B2 (ja) * | 2011-12-05 | 2014-10-01 | ソニー株式会社 | 可変インダクタ及びこれを用いた半導体装置 |
JP6334439B2 (ja) * | 2015-03-12 | 2018-05-30 | 日本電信電話株式会社 | 集積回路内信号伝播構造 |
-
1994
- 1994-10-17 JP JP6250610A patent/JP3004882B2/ja not_active Expired - Fee Related
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JPH08116028A (ja) | 1996-05-07 |
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