JPH11308059A - 高周波増幅装置 - Google Patents
高周波増幅装置Info
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- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/601—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators using FET's, e.g. GaAs FET's
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
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- H01L2223/6644—Packaging aspects of high-frequency amplifiers
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/19011—Structure including integrated passive components
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- Amplifiers (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 整合回路、バイアス供給回路の損失による性
能低下を防ぎ、デバイスの持つ性能を最大限利用した高
周波増幅装置を提供する。 【解決手段】 ＭＯＳＦＥＴ１９は、９００ＭＨｚにお
いて単体での安定指数ｋ値が１以下である。９００ＭＨ
ｚ帯におけるＭＯＳＦＥＴ１９単体でのＭＳＧは約２０
ｄＢである。スパイラルインダクタ２１は、Ｓｉ基板上
に作製されており、損失が大きい。このため、入力整合
回路２０は約６ｄＢの挿入損失がある。この挿入損失を
増幅装置の動作を安定化するための損失として利用す
る。本増幅装置により、ＭＯＳＦＥＴ１９で実用上得ら
れる最大の利得である約１７ｄＢの利得が実現され、か
つ、この時の入力反射係数はそれぞれ−６ｄＢと−５ｄ
Ｂであり、充分安定な動作が実現される。
能低下を防ぎ、デバイスの持つ性能を最大限利用した高
周波増幅装置を提供する。 【解決手段】 ＭＯＳＦＥＴ１９は、９００ＭＨｚにお
いて単体での安定指数ｋ値が１以下である。９００ＭＨ
ｚ帯におけるＭＯＳＦＥＴ１９単体でのＭＳＧは約２０
ｄＢである。スパイラルインダクタ２１は、Ｓｉ基板上
に作製されており、損失が大きい。このため、入力整合
回路２０は約６ｄＢの挿入損失がある。この挿入損失を
増幅装置の動作を安定化するための損失として利用す
る。本増幅装置により、ＭＯＳＦＥＴ１９で実用上得ら
れる最大の利得である約１７ｄＢの利得が実現され、か
つ、この時の入力反射係数はそれぞれ−６ｄＢと−５ｄ
Ｂであり、充分安定な動作が実現される。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波で用いられ
る増幅装置に関し、特に、安定な増幅動作を可能とする
高周波増幅装置に関するものである。
る増幅装置に関し、特に、安定な増幅動作を可能とする
高周波増幅装置に関するものである。
【０００２】
【従来の技術】従来技術による、ソース接地ＭＯＳＦＥ
Ｔを用いた携帯電話用９００ＭＨｚ帯増幅器の構成例を
図１２に示す。従来技術による増幅装置では、増幅器を
使用する帯域においてデバイス単体での安定指数ｋ値が
１を越えるＭＯＳＦＥＴ１を用い、その入出力端子とな
るゲートとドレインに、整合回路２、３とバイアス供給
回路６、７を接続し、増幅器を構成している。
Ｔを用いた携帯電話用９００ＭＨｚ帯増幅器の構成例を
図１２に示す。従来技術による増幅装置では、増幅器を
使用する帯域においてデバイス単体での安定指数ｋ値が
１を越えるＭＯＳＦＥＴ１を用い、その入出力端子とな
るゲートとドレインに、整合回路２、３とバイアス供給
回路６、７を接続し、増幅器を構成している。
【０００３】このような構成の場合、整合回路２、３と
ゲートバイアス供給回路６が高周波的に無損失で、かつ
ドレインバイアス回路７が直流的にも高周波的にも無損
失の時に増幅装置の性能は最高になり、整合回路２、３
もしくはバイアス供給回路６、７に損失があるとそれに
応じて増幅装置の性能は低下する。
ゲートバイアス供給回路６が高周波的に無損失で、かつ
ドレインバイアス回路７が直流的にも高周波的にも無損
失の時に増幅装置の性能は最高になり、整合回路２、３
もしくはバイアス供給回路６、７に損失があるとそれに
応じて増幅装置の性能は低下する。
【０００４】また、図１２の増幅装置をＭＭＩＣ化する
場合、シリコン（Ｓｉ）基板上に整合回路２、３とバイ
アス供給回路６、７の全て、もしくはこれらの一部を構
成するため、その損失は大きく、高性能化は困難であ
る。
場合、シリコン（Ｓｉ）基板上に整合回路２、３とバイ
アス供給回路６、７の全て、もしくはこれらの一部を構
成するため、その損失は大きく、高性能化は困難であ
る。
【０００５】以上のような整合回路の損失による性能劣
化を抑えるためには、低損失の受動素子を整合回路に用
いる必要がある。
化を抑えるためには、低損失の受動素子を整合回路に用
いる必要がある。
【０００６】一般に受動素子、特にインダクタは、その
損失を小さくするには配線金属の膜厚を大きくするか、
その配線幅を大きくする必要がある。配線金属の膜厚を
大きくするには、その厚い配線を作製するための特殊な
プロセスが必要になったり、或いは作製のためのプロセ
スに要する時間が著しく長くなり、作製コストの増加を
招く。また、配線幅を大きくした場合、特にスパイラル
インダクタでは必要なインダクタンスを得るために要す
る巻き数を確保するために、その寸法が著しく大きくな
り、やはり作製コストの増加を招く。またキャパシタに
ついても、その損失を低減するには電極材料に低抵抗な
材料を使う必要があり、そのための工程数の増加を招
く。
損失を小さくするには配線金属の膜厚を大きくするか、
その配線幅を大きくする必要がある。配線金属の膜厚を
大きくするには、その厚い配線を作製するための特殊な
プロセスが必要になったり、或いは作製のためのプロセ
スに要する時間が著しく長くなり、作製コストの増加を
招く。また、配線幅を大きくした場合、特にスパイラル
インダクタでは必要なインダクタンスを得るために要す
る巻き数を確保するために、その寸法が著しく大きくな
り、やはり作製コストの増加を招く。またキャパシタに
ついても、その損失を低減するには電極材料に低抵抗な
材料を使う必要があり、そのための工程数の増加を招
く。
【０００７】また、Ｓｉ基板上にキャパシタを作製する
場合、キャパシタの下部電極とＳｉ基板が容量的に結合
するため、Ｓｉ基板の抵抗による損失を生じる。これら
を回避するには、高誘電率膜や誘電薄膜等が必要とな
り、やはり作製コストの増加を招く。
場合、キャパシタの下部電極とＳｉ基板が容量的に結合
するため、Ｓｉ基板の抵抗による損失を生じる。これら
を回避するには、高誘電率膜や誘電薄膜等が必要とな
り、やはり作製コストの増加を招く。
【０００８】また、図１３のに示すようなＧａＡｓＦＥ
Ｔで構成されたＭＭＩＣ増幅装置の場合でも、整合回路
とバイアス供給回路の損失を充分小さくするには、スパ
イラルインダクタ１２、１３、１５を構成する配線の幅
を大きくするか、もしくは配線金属の膜厚を大きくする
ことが必要である。前者はＭＭＩＣのチップコストが増
加するため、コストの増加を招く。また、後者では特殊
なプロセスの導入が必要となるか、もしくは配線形成プ
ロセスに要する時間が増加するため、コストが増加す
る。
Ｔで構成されたＭＭＩＣ増幅装置の場合でも、整合回路
とバイアス供給回路の損失を充分小さくするには、スパ
イラルインダクタ１２、１３、１５を構成する配線の幅
を大きくするか、もしくは配線金属の膜厚を大きくする
ことが必要である。前者はＭＭＩＣのチップコストが増
加するため、コストの増加を招く。また、後者では特殊
なプロセスの導入が必要となるか、もしくは配線形成プ
ロセスに要する時間が増加するため、コストが増加す
る。
【０００９】
【発明が解決しようとする課題】以上説明した従来技術
では、整合回路とバイアス供給回路の損失に伴う性能の
低下を避けるためには、整合回路に用いる配線金属の膜
厚を大きくしたり、配線幅を大きくしたり、キャパシタ
のための高誘電率膜や絶縁薄膜を用いたりする必要があ
り、作製コストが増加する。
では、整合回路とバイアス供給回路の損失に伴う性能の
低下を避けるためには、整合回路に用いる配線金属の膜
厚を大きくしたり、配線幅を大きくしたり、キャパシタ
のための高誘電率膜や絶縁薄膜を用いたりする必要があ
り、作製コストが増加する。
【００１０】（発明の目的）本発明の目的は、整合回路
やバイアス供給回路を小型化でき、かつ安定した増幅動
作を行う高周波増幅装置を提供することにある。
やバイアス供給回路を小型化でき、かつ安定した増幅動
作を行う高周波増幅装置を提供することにある。
【００１１】本発明の他の目的は、整合回路やバイアス
回路に用いる受動回路の作製コストの増加を招くことな
く、かつ整合回路とバイアス供給回路の損失による性能
低下を防ぎ、デバイスの持つ性能を最大限利用した高周
波増幅装置を提供することにある。
回路に用いる受動回路の作製コストの増加を招くことな
く、かつ整合回路とバイアス供給回路の損失による性能
低下を防ぎ、デバイスの持つ性能を最大限利用した高周
波増幅装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の高周波増幅装置
は、能動素子、前記能動素子に対する整合回路、バイア
ス供給回路を有する高周波増幅装置において、使用する
周波数帯における能動素子単体での安定指数ｋ値が１以
下となるように入力インピーダンスの抵抗成分を充分小
さくした能動素子を用い、整合回路の損失、バイアス供
給回路の損失又は整合回路とバイアス供給回路の損失を
利用して、増幅装置としての安定指数ｋ値を１以上とす
ることを特徴とする。
は、能動素子、前記能動素子に対する整合回路、バイア
ス供給回路を有する高周波増幅装置において、使用する
周波数帯における能動素子単体での安定指数ｋ値が１以
下となるように入力インピーダンスの抵抗成分を充分小
さくした能動素子を用い、整合回路の損失、バイアス供
給回路の損失又は整合回路とバイアス供給回路の損失を
利用して、増幅装置としての安定指数ｋ値を１以上とす
ることを特徴とする。
【００１３】本発明の高周波増幅装置は、前記各高周波
増幅装置の能動素子として、シリコンＭＯＳＦＥＴ、シ
リコンバイポーラトランジスタ、化合物ＦＥＴ又は化合
物ＨＢＴ（Heterobipolar transistor）を用いることを
特徴とする。
増幅装置の能動素子として、シリコンＭＯＳＦＥＴ、シ
リコンバイポーラトランジスタ、化合物ＦＥＴ又は化合
物ＨＢＴ（Heterobipolar transistor）を用いることを
特徴とする。
【００１４】本発明の高周波増幅装置は、前記各高周波
増幅装置において、整合回路又はバイアス供給回路は能
動素子を作製するのと同じ基板上又は異なる基板上に作
製し、その整合回路の損失をもって増幅装置としての安
定指数ｋ値を１以上とすることを特徴とする。
増幅装置において、整合回路又はバイアス供給回路は能
動素子を作製するのと同じ基板上又は異なる基板上に作
製し、その整合回路の損失をもって増幅装置としての安
定指数ｋ値を１以上とすることを特徴とする。
【００１５】本発明の高周波増幅装置は、前記整合回路
を有する各高周波増幅装置において、整合回路を構成す
る素子として、スパイラルインダクタ、ミアンダ型イン
ダクタ、ＭＩＭ（metal insulator metal）キャパシ
タ、ＭＩＳ（metal insulator semiconductor）キャパ
シタ及びスタブの何れかを有し、その素子の損失をもっ
て増幅装置としての安定指数ｋ値を１以上とすることを
特徴とする。
を有する各高周波増幅装置において、整合回路を構成す
る素子として、スパイラルインダクタ、ミアンダ型イン
ダクタ、ＭＩＭ（metal insulator metal）キャパシ
タ、ＭＩＳ（metal insulator semiconductor）キャパ
シタ及びスタブの何れかを有し、その素子の損失をもっ
て増幅装置としての安定指数ｋ値を１以上とすることを
特徴とする。
【００１６】
【発明の実施の形態】次に、本発明の高周波増幅装置の
各種の実施の形態について説明する。
各種の実施の形態について説明する。
【００１７】図１は、本発明の高周波増幅装置の第１の
実施の形態を示す図である。本実施の形態は、９００Ｍ
Ｈｚ帯の高周波増幅装置の構成例であり、増幅素子とし
てシリコンＳｉ−ＭＯＳＦＥＴ（ＭＯＳＦＥＴ）が用い
られ、入力整合回路２０は、ＭＯＳＦＥＴ１９が製作さ
れた同じＳｉ基板２２の上に作製されている。入力整合
回路２０は、スパイラルインダクタ２１とＭＯＳキャパ
シタ２３とからなり、増幅装置の損失は主にスパイラル
インダクタにより生じるように構成している。
実施の形態を示す図である。本実施の形態は、９００Ｍ
Ｈｚ帯の高周波増幅装置の構成例であり、増幅素子とし
てシリコンＳｉ−ＭＯＳＦＥＴ（ＭＯＳＦＥＴ）が用い
られ、入力整合回路２０は、ＭＯＳＦＥＴ１９が製作さ
れた同じＳｉ基板２２の上に作製されている。入力整合
回路２０は、スパイラルインダクタ２１とＭＯＳキャパ
シタ２３とからなり、増幅装置の損失は主にスパイラル
インダクタにより生じるように構成している。
【００１８】本増幅装置に用いられているＭＯＳＦＥＴ
１９は、９００ＭＨｚにおいて単体での安定指数ｋ値が
１以下であり、そのまま無損失の整合回路を接続する
と、入力もしくは出力の反射係数が１を越えるか、もし
くは発振するなどの不安定な動作状態になる。
１９は、９００ＭＨｚにおいて単体での安定指数ｋ値が
１以下であり、そのまま無損失の整合回路を接続する
と、入力もしくは出力の反射係数が１を越えるか、もし
くは発振するなどの不安定な動作状態になる。
【００１９】図２に、本増幅装置に用いたＭＯＳＦＥＴ
１９の単体のｓパラメータの測定結果から得た、ＭＳＧ
（maximum stable gain）／ＭＡＧ（maximum available
gain）を示す。９００ＭＨｚにおける利得はＭＳＧの
領域にある。従ってＭＯＳＦＥＴ１９でＭＳＧの値２０
ｄＢを越える利得を得ようとした場合、増幅器が不安定
になることが分かる。ＭＯＳＦＥＴ１９を用いて実用上
充分安定な増幅器を構成するには、増幅器の利得をＭＳ
Ｇよりも３ｄＢ程度低い、１７ｄＢ程度に押さえる必要
がある。
１９の単体のｓパラメータの測定結果から得た、ＭＳＧ
（maximum stable gain）／ＭＡＧ（maximum available
gain）を示す。９００ＭＨｚにおける利得はＭＳＧの
領域にある。従ってＭＯＳＦＥＴ１９でＭＳＧの値２０
ｄＢを越える利得を得ようとした場合、増幅器が不安定
になることが分かる。ＭＯＳＦＥＴ１９を用いて実用上
充分安定な増幅器を構成するには、増幅器の利得をＭＳ
Ｇよりも３ｄＢ程度低い、１７ｄＢ程度に押さえる必要
がある。
【００２０】図１の増幅回路で用いられているスパイラ
ルインダクタ２１は、Ｓｉ基板上に作製されており、か
つ損失を低減するための特別に厚い配線金属などは用い
られていないため、損失が大きい。従って図１の増幅回
路で用いられている入力整合回路２０は損失が大きく、
本例では約６ｄＢの挿入損失がある。
ルインダクタ２１は、Ｓｉ基板上に作製されており、か
つ損失を低減するための特別に厚い配線金属などは用い
られていないため、損失が大きい。従って図１の増幅回
路で用いられている入力整合回路２０は損失が大きく、
本例では約６ｄＢの挿入損失がある。
【００２１】図１の増幅回路のように、９００ＭＨｚ帯
でデバイス単体での安定指数ｋ値が１以下であるＭＯＳ
ＦＥＴ１９と、約６ｄＢの挿入損失を有する入力整合回
路２０とを接続することにより、整合回路２０の損失に
より利得が下げられ、増幅装置の安定指数ｋ値は１より
も大きくなる。
でデバイス単体での安定指数ｋ値が１以下であるＭＯＳ
ＦＥＴ１９と、約６ｄＢの挿入損失を有する入力整合回
路２０とを接続することにより、整合回路２０の損失に
より利得が下げられ、増幅装置の安定指数ｋ値は１より
も大きくなる。
【００２２】図３は、本増幅装置の入出力電力特性を示
す図である。本増幅装置が約１７ｄＢ程度の利得が得ら
れていることが分かる。またこの時の入力反射係数と出
力反射係数は、それぞれ−６ｄＢと−５ｄＢであり、充
分安定な動作を実現している。即ち、６ｄＢという大き
な損失を有する整合回路２０を用いているにも拘わら
ず、それをＭＯＳＦＥＴの動作を安定にするための損失
として利用することにより、ＭＯＳＦＥＴ１９で実用上
得られる最大の利得である、約１７ｄＢの利得を実現し
ている。
す図である。本増幅装置が約１７ｄＢ程度の利得が得ら
れていることが分かる。またこの時の入力反射係数と出
力反射係数は、それぞれ−６ｄＢと−５ｄＢであり、充
分安定な動作を実現している。即ち、６ｄＢという大き
な損失を有する整合回路２０を用いているにも拘わら
ず、それをＭＯＳＦＥＴの動作を安定にするための損失
として利用することにより、ＭＯＳＦＥＴ１９で実用上
得られる最大の利得である、約１７ｄＢの利得を実現し
ている。
【００２３】図４は、本発明の高周波増幅装置の第２の
実施の形態を示す図である。本実施の形態は、９００Ｍ
Ｈｚ帯の増幅装置の構成例であり、増幅素子としてシリ
コンＳｉ−ＭＯＳＦＥＴ（ＭＯＳＦＥＴ）を用い、入力
整合回路３０と出力整合回路３６はセラミック基板３３
の上に作製されている。ＭＯＳＦＥＴ２８はＳｉ基板２
９の上に作製され、セラミック基板３３の上に固定され
た上で、ボンディングワイヤ３７を介してセラミック基
板３３の上の受動回路と接続されている。ＭＯＳＦＥＴ
２８は、９００ＭＨｚ帯において単体での安定指数ｋ値
が１以下になっている。
実施の形態を示す図である。本実施の形態は、９００Ｍ
Ｈｚ帯の増幅装置の構成例であり、増幅素子としてシリ
コンＳｉ−ＭＯＳＦＥＴ（ＭＯＳＦＥＴ）を用い、入力
整合回路３０と出力整合回路３６はセラミック基板３３
の上に作製されている。ＭＯＳＦＥＴ２８はＳｉ基板２
９の上に作製され、セラミック基板３３の上に固定され
た上で、ボンディングワイヤ３７を介してセラミック基
板３３の上の受動回路と接続されている。ＭＯＳＦＥＴ
２８は、９００ＭＨｚ帯において単体での安定指数ｋ値
が１以下になっている。
【００２４】入力整合回路３０はスパイラルインダクタ
３１とＭＩＭ（metal insulator metal）キャパシタ３
２で、出力整合回路３６はスパイラルインダクタ３５と
ＭＩＭキャパシタ３４で構成されている。スパイラルイ
ンダクタ３１、３５は細い線幅で多数回巻くことで、そ
のサイズの縮小が図られており、かつ損失も大きくなっ
ている。この損失により、増幅器の利得は、ＭＯＳＦＥ
Ｔ単体のＭＳＧよりも３ｄＢ程度低い、実用上最大の利
得になっている。かつ入出力の反射係数も低く押さえら
れている。
３１とＭＩＭ（metal insulator metal）キャパシタ３
２で、出力整合回路３６はスパイラルインダクタ３５と
ＭＩＭキャパシタ３４で構成されている。スパイラルイ
ンダクタ３１、３５は細い線幅で多数回巻くことで、そ
のサイズの縮小が図られており、かつ損失も大きくなっ
ている。この損失により、増幅器の利得は、ＭＯＳＦＥ
Ｔ単体のＭＳＧよりも３ｄＢ程度低い、実用上最大の利
得になっている。かつ入出力の反射係数も低く押さえら
れている。
【００２５】図５は、本発明の高周波増幅装置の第３の
実施の形態を示す図である。９００ＭＨｚ帯増幅回路の
構成例を示す図である。本実施の形態は、増幅素子とし
てシリコンバイポーラトランジスタ（Ｓｉバイポーラト
ランジスタ）が使用され、コレクタバイアス回路におい
て必要な損失を生じさせるように構成している。
実施の形態を示す図である。９００ＭＨｚ帯増幅回路の
構成例を示す図である。本実施の形態は、増幅素子とし
てシリコンバイポーラトランジスタ（Ｓｉバイポーラト
ランジスタ）が使用され、コレクタバイアス回路におい
て必要な損失を生じさせるように構成している。
【００２６】コレクタバイアス供給回路３９は、Ｓｉバ
イポーラトランジスタ３８が作製されている同じＳｉ基
板４０の上に作製されている。Ｓｉバイポーラトランジ
スタ３８は、９００ＭＨｚ帯において単体での安定指数
ｋ値が１以下になっている。コレクタバイアス供給回路
３９はスパイラルインダクタ４３とＭＩＳキャパシタ４
２とで構成されている。スパイラルインダクタ４３を細
い配線幅で構成することで、そのサイズの縮小が図られ
ており、かつ高周波に対する損失も大きくなっている。
この損失により、増幅器の利得は、Ｓｉバイポーラトラ
ンジスタ３８単体のＭＳＧよりも３ｄＢ程度低い、実用
上最大の利得になっている。かつ入出力の反射係数も低
く押さえられている。
イポーラトランジスタ３８が作製されている同じＳｉ基
板４０の上に作製されている。Ｓｉバイポーラトランジ
スタ３８は、９００ＭＨｚ帯において単体での安定指数
ｋ値が１以下になっている。コレクタバイアス供給回路
３９はスパイラルインダクタ４３とＭＩＳキャパシタ４
２とで構成されている。スパイラルインダクタ４３を細
い配線幅で構成することで、そのサイズの縮小が図られ
ており、かつ高周波に対する損失も大きくなっている。
この損失により、増幅器の利得は、Ｓｉバイポーラトラ
ンジスタ３８単体のＭＳＧよりも３ｄＢ程度低い、実用
上最大の利得になっている。かつ入出力の反射係数も低
く押さえられている。
【００２７】図６は、本発明の高周波増幅装置の第４の
実施の形態を示す図である。本実施の形態は、１．５Ｇ
Ｈｚ帯増幅回路の構成例を示すものであり、増幅素子と
して化合物ＦＥＴを用いている。
実施の形態を示す図である。本実施の形態は、１．５Ｇ
Ｈｚ帯増幅回路の構成例を示すものであり、増幅素子と
して化合物ＦＥＴを用いている。
【００２８】入力整合回路４６と出力整合回路４７、ゲ
ートバイアス供給回路５５、ドレインバイアス供給回路
４８は、化合物ＦＥＴ４９が作製されている化合物基板
５０とは別の、セラミック基板５３の上に作製されてい
る。化合物ＦＥＴ４９は、ボンディングワイヤ５４を介
して、セラミック基板５３上の受動回路と接続されてい
る。化合物ＦＥＴ４９は、１．５ ＧＨｚ帯においてＦ
ＥＴ単体での安定指数ｋ値が１以下になっている。
ートバイアス供給回路５５、ドレインバイアス供給回路
４８は、化合物ＦＥＴ４９が作製されている化合物基板
５０とは別の、セラミック基板５３の上に作製されてい
る。化合物ＦＥＴ４９は、ボンディングワイヤ５４を介
して、セラミック基板５３上の受動回路と接続されてい
る。化合物ＦＥＴ４９は、１．５ ＧＨｚ帯においてＦ
ＥＴ単体での安定指数ｋ値が１以下になっている。
【００２９】ドレインバイアス供給回路４８はミアンダ
型インダクタ５１とＭＩＭキャパシタ５２で構成されて
いる。ミアンダ型インダクタ５１を細い配線幅で構成す
ることにより、そのサイズの縮小が図られており、かつ
高周波に対する損失も大きくなっている。この損失によ
り、増幅器の利得は、化合物ＦＥＴ４９単体のＭＳＧよ
りも３ｄＢ程度低い、実用上得られる最大の利得になっ
ている。かつ入出力の反射係数も低く押さえられてい
る。
型インダクタ５１とＭＩＭキャパシタ５２で構成されて
いる。ミアンダ型インダクタ５１を細い配線幅で構成す
ることにより、そのサイズの縮小が図られており、かつ
高周波に対する損失も大きくなっている。この損失によ
り、増幅器の利得は、化合物ＦＥＴ４９単体のＭＳＧよ
りも３ｄＢ程度低い、実用上得られる最大の利得になっ
ている。かつ入出力の反射係数も低く押さえられてい
る。
【００３０】図７は、本発明の高周波増幅装置の第５の
実施の形態を示す図である。本実施の形態は、９００Ｍ
Ｈｚ帯増幅回路の構成例を示すものであり、増幅素子と
してＭＯＳＦＥＴを用いている。
実施の形態を示す図である。本実施の形態は、９００Ｍ
Ｈｚ帯増幅回路の構成例を示すものであり、増幅素子と
してＭＯＳＦＥＴを用いている。
【００３１】入力整合回路５６はＭＯＳＦＥＴ５７が作
製されているのと同じＳｉ基板５８の上に作製されてい
る。出力整合回路６４はＳｉ基板５８とは別の基板上に
作製されている。ＭＯＳＦＥＴ５７は、９００ＭＨｚ帯
において単体での安定指数ｋ値が１以下になっている。
製されているのと同じＳｉ基板５８の上に作製されてい
る。出力整合回路６４はＳｉ基板５８とは別の基板上に
作製されている。ＭＯＳＦＥＴ５７は、９００ＭＨｚ帯
において単体での安定指数ｋ値が１以下になっている。
【００３２】入力整合回路５６はスパイラルインダクタ
５９とＭＩＳキャパシタ６０で構成されている。スパイ
ラルインダクタ５９は細い線幅で多数回巻くことによ
り、そのサイズの縮小が図られており、かつ損失も大き
くなっている。この損失により、増幅器の利得は、ＭＯ
ＳＦＥＴ５７の単体でのＭＳＧよりも３ｄＢ程度低い、
実用上最大の利得になっている。かつ入出力の反射係数
も低く押さえられている。
５９とＭＩＳキャパシタ６０で構成されている。スパイ
ラルインダクタ５９は細い線幅で多数回巻くことによ
り、そのサイズの縮小が図られており、かつ損失も大き
くなっている。この損失により、増幅器の利得は、ＭＯ
ＳＦＥＴ５７の単体でのＭＳＧよりも３ｄＢ程度低い、
実用上最大の利得になっている。かつ入出力の反射係数
も低く押さえられている。
【００３３】図８は、本発明の高周波増幅装置の第６の
実施の形態を示す図である。本実施の形態は、３．０Ｇ
Ｈｚ帯増幅回路の構成例を示すものであり、増幅素子と
して化合物ＨＢＴ（Heterobipolar transistor）を用い
ている。
実施の形態を示す図である。本実施の形態は、３．０Ｇ
Ｈｚ帯増幅回路の構成例を示すものであり、増幅素子と
して化合物ＨＢＴ（Heterobipolar transistor）を用い
ている。
【００３４】入力整合回路６７は化合物ＨＢＴ６６と同
じ化合物基板７１の上に作製されている。出力整合回路
７２は、化合物基板７１とは別の基板上に作製されてい
る。化合物ＨＢＴ６６は、３．０ＧＨｚ帯において、単
体での安定指数ｋ値が１以下になっている。
じ化合物基板７１の上に作製されている。出力整合回路
７２は、化合物基板７１とは別の基板上に作製されてい
る。化合物ＨＢＴ６６は、３．０ＧＨｚ帯において、単
体での安定指数ｋ値が１以下になっている。
【００３５】入力整合回路６７は、ミアンダ型インダク
タ６８とＭＩＳキャパシタ６９で構成されている。ミア
ンダ型インダクタ６８は細い線幅で構成することによ
り、そのサイズの縮小が図られており、かつ損失も大き
くなっている。この損失により、増幅器の利得は、化合
物ＨＢＴ６６単体のＭＳＧよりも３ｄＢ程度低い、実用
上最大の利得になっている。かつ入出力の反射係数も低
く押さえられている。
タ６８とＭＩＳキャパシタ６９で構成されている。ミア
ンダ型インダクタ６８は細い線幅で構成することによ
り、そのサイズの縮小が図られており、かつ損失も大き
くなっている。この損失により、増幅器の利得は、化合
物ＨＢＴ６６単体のＭＳＧよりも３ｄＢ程度低い、実用
上最大の利得になっている。かつ入出力の反射係数も低
く押さえられている。
【００３６】図９は、本発明の高周波増幅装置の第７の
実施の形態を示す図である。本実施の形態は、１．５Ｇ
Ｈｚ帯増幅回路の構成例を示すものであり、増幅素子と
してＳｉバイポーラトランジスタを用いている。
実施の形態を示す図である。本実施の形態は、１．５Ｇ
Ｈｚ帯増幅回路の構成例を示すものであり、増幅素子と
してＳｉバイポーラトランジスタを用いている。
【００３７】入力整合回路７４は、Ｓｉバイポーラトラ
ンジスタ７３が作製されているのと同じＳｉ基板７７の
上に作製されている。出力整合回路７８は、Ｓｉ基板７
７とは別の基板上に作製されている。Ｓｉバイポーラト
ランジスタ７３は、１．５ＧＨｚ帯において単体での安
定指数ｋ値が１以下になっている。
ンジスタ７３が作製されているのと同じＳｉ基板７７の
上に作製されている。出力整合回路７８は、Ｓｉ基板７
７とは別の基板上に作製されている。Ｓｉバイポーラト
ランジスタ７３は、１．５ＧＨｚ帯において単体での安
定指数ｋ値が１以下になっている。
【００３８】入力整合回路７４は、スパイラルインダク
タ７６とＭＩＭキャパシタ７５で構成されている。スパ
イラルインダクタ７６は、スパイラルの中心部で接地さ
れている。ＭＩＭキャパシタ７５の上部電極と下部電極
の間の絶縁膜の厚さは、下部電極とＳｉ基板の間の絶縁
膜と同程度の厚さである。即ち、キャパシタ用の特殊な
高誘電率膜や薄膜絶縁膜などは使っておらず、プロセス
コストが低減されている。下部電極がＳｉ基板と容量的
に結合していることから、ＭＩＭキャパシタ７５は損失
が大きい。この損失により、増幅器の利得は、Ｓｉバイ
ポーラトランジスタ単体のＭＳＧよりも３ｄＢ程度低
い、実用上最大の利得になっている。かつ入出力の反射
係数も低く押さえられている。
タ７６とＭＩＭキャパシタ７５で構成されている。スパ
イラルインダクタ７６は、スパイラルの中心部で接地さ
れている。ＭＩＭキャパシタ７５の上部電極と下部電極
の間の絶縁膜の厚さは、下部電極とＳｉ基板の間の絶縁
膜と同程度の厚さである。即ち、キャパシタ用の特殊な
高誘電率膜や薄膜絶縁膜などは使っておらず、プロセス
コストが低減されている。下部電極がＳｉ基板と容量的
に結合していることから、ＭＩＭキャパシタ７５は損失
が大きい。この損失により、増幅器の利得は、Ｓｉバイ
ポーラトランジスタ単体のＭＳＧよりも３ｄＢ程度低
い、実用上最大の利得になっている。かつ入出力の反射
係数も低く押さえられている。
【００３９】図１０は、本発明の高周波増幅装置の第８
の実施の形態を示す図である。本実施の形態は、９００
ＭＨｚ帯増幅回路の構成例を示すものであり、増幅素子
としてＭＯＳＦＥＴを用いている。
の実施の形態を示す図である。本実施の形態は、９００
ＭＨｚ帯増幅回路の構成例を示すものであり、増幅素子
としてＭＯＳＦＥＴを用いている。
【００４０】入力整合回路８０と出力整合回路８１は、
ＭＯＳＦＥＴ７９を作製したのと同じＳｉ基板８６の上
に作製されている。ＭＯＳＦＥＴ７９は、９００ＭＨｚ
帯における単体での安定指数ｋ値が１以下になってい
る。入力整合回路８０は、スパイラルインダクタ８４と
ＭＩＳキャパシタ８２で構成されている。出力整合回路
８１は、スパイラルインダクタ８５とＭＩＳキャパシタ
８３で構成されている。スパイラルインダクタ８４、８
５は、スパイラルの中心部で接地されている。ＭＩＳキ
ャパシタ８２、８３の上部電極はＭＯＳＦＥＴのゲート
と同じタングステンシリサイド（ＷＳｉ）で、下部電極
はｎ型のＳｉで、容量絶縁膜はゲート酸化膜で、それぞ
れ構成されている。Ｓｉ基板８６はｐ型であり、下部電
極とのｐｎ接合により、下部電極とＳｉ基板が直流的に
切り離されている。ＭＩＳキャパシタ８２、８３は、Ｍ
ＯＳＦＥＴを作製するプロセスをそのまま利用して作製
されており、容量作製のための余計なプロセスは一切導
入されていない。また、容量絶縁膜にゲート酸化膜を利
用することで、特殊な高誘電率膜や誘電薄膜プロセスを
導入することなく、キャパシタの小型化を図っている。
ＭＯＳＦＥＴ７９を作製したのと同じＳｉ基板８６の上
に作製されている。ＭＯＳＦＥＴ７９は、９００ＭＨｚ
帯における単体での安定指数ｋ値が１以下になってい
る。入力整合回路８０は、スパイラルインダクタ８４と
ＭＩＳキャパシタ８２で構成されている。出力整合回路
８１は、スパイラルインダクタ８５とＭＩＳキャパシタ
８３で構成されている。スパイラルインダクタ８４、８
５は、スパイラルの中心部で接地されている。ＭＩＳキ
ャパシタ８２、８３の上部電極はＭＯＳＦＥＴのゲート
と同じタングステンシリサイド（ＷＳｉ）で、下部電極
はｎ型のＳｉで、容量絶縁膜はゲート酸化膜で、それぞ
れ構成されている。Ｓｉ基板８６はｐ型であり、下部電
極とのｐｎ接合により、下部電極とＳｉ基板が直流的に
切り離されている。ＭＩＳキャパシタ８２、８３は、Ｍ
ＯＳＦＥＴを作製するプロセスをそのまま利用して作製
されており、容量作製のための余計なプロセスは一切導
入されていない。また、容量絶縁膜にゲート酸化膜を利
用することで、特殊な高誘電率膜や誘電薄膜プロセスを
導入することなく、キャパシタの小型化を図っている。
【００４１】ＭＩＳキャパシタ８２、８３は、下部電極
に抵抗の高いｎ型Ｓｉを用いているため、損失が大き
い。この損失により、増幅器の利得は、ＭＯＳＦＥＴ単
体のＭＳＧよりも３ｄＢ程度低い、実用上最大の利得に
なっている。かつ入出力の反射係数も低く押さえられて
いる。
に抵抗の高いｎ型Ｓｉを用いているため、損失が大き
い。この損失により、増幅器の利得は、ＭＯＳＦＥＴ単
体のＭＳＧよりも３ｄＢ程度低い、実用上最大の利得に
なっている。かつ入出力の反射係数も低く押さえられて
いる。
【００４２】図１１は、本発明の高周波増幅装置の第９
の実施の形態を示す図である。本実施の形態は、１．９
ＧＨｚ帯増幅回路の構成例を示すものであり、増幅素子
として化合物ＦＥＴを用いている。
の実施の形態を示す図である。本実施の形態は、１．９
ＧＨｚ帯増幅回路の構成例を示すものであり、増幅素子
として化合物ＦＥＴを用いている。
【００４３】入力整合回路８９と出力整合回路９０とゲ
ートバイアス供給回路９１とドレインバイアス供給回路
９６は、化合物ＦＥＴ８８を作製したのと同じ化合物基
板９２の上に作製されている。化合物ＦＥＴ８８は、
１．９ＧＨｚ帯において単体での安定指数ｋ値が１以下
になっている。入力整合回路８９はスタブ９３で構成さ
れている。出力整合回路９０はスタブ９４で構成されて
いる。ドレインバイアス供給回路はスタブ９５で構成さ
れている。
ートバイアス供給回路９１とドレインバイアス供給回路
９６は、化合物ＦＥＴ８８を作製したのと同じ化合物基
板９２の上に作製されている。化合物ＦＥＴ８８は、
１．９ＧＨｚ帯において単体での安定指数ｋ値が１以下
になっている。入力整合回路８９はスタブ９３で構成さ
れている。出力整合回路９０はスタブ９４で構成されて
いる。ドレインバイアス供給回路はスタブ９５で構成さ
れている。
【００４４】スタブ９３、９４、９５は、細い配線幅で
作製されており、整合回路とバイアス供給回路の面積の
削減が図られている。スタブ９３、９４、９５の線幅が
細いことから、整合回路８９、９０とドレインバイアス
供給回路９６は損失が大きい。この損失により、増幅器
の利得は、化合物ＦＥＴ８８単体のＭＳＧよりも３ｄＢ
程度低い、実用上最大の利得になっている。かつ入出力
の反射係数も低く押さえられている。
作製されており、整合回路とバイアス供給回路の面積の
削減が図られている。スタブ９３、９４、９５の線幅が
細いことから、整合回路８９、９０とドレインバイアス
供給回路９６は損失が大きい。この損失により、増幅器
の利得は、化合物ＦＥＴ８８単体のＭＳＧよりも３ｄＢ
程度低い、実用上最大の利得になっている。かつ入出力
の反射係数も低く押さえられている。
【００４５】以上説明した本発明の実施の形態におい
て、増幅回路に損失を生じさせる要素としての整合回
路、バイアス回路及びその組み合わせ、また、用いる増
幅素子の種類、整合回路を構成するインダクタ、コンデ
ンサ及びスタブの構成、及びこれらを増幅素子と同一基
板に作製するか否かのそれぞれの前記以外の組み合わせ
は本発明の他の実施の形態を構成することは明らかであ
る。
て、増幅回路に損失を生じさせる要素としての整合回
路、バイアス回路及びその組み合わせ、また、用いる増
幅素子の種類、整合回路を構成するインダクタ、コンデ
ンサ及びスタブの構成、及びこれらを増幅素子と同一基
板に作製するか否かのそれぞれの前記以外の組み合わせ
は本発明の他の実施の形態を構成することは明らかであ
る。
【００４６】
【発明の効果】本発明の高周波増幅装置は、使用周波数
帯における能動素子単体での安定指数ｋ値が１以下とな
るように入力インピーダンスの抵抗成分を充分小さくし
た能動素子を用い、整合回路の損失、バイアス供給回路
の損失又は整合回路とバイアス供給回路の損失の何れか
を利用することにより増幅装置としての安定指数ｋ値を
１以上とし、発振等の不安定な動作を防止するようにし
ている。
帯における能動素子単体での安定指数ｋ値が１以下とな
るように入力インピーダンスの抵抗成分を充分小さくし
た能動素子を用い、整合回路の損失、バイアス供給回路
の損失又は整合回路とバイアス供給回路の損失の何れか
を利用することにより増幅装置としての安定指数ｋ値を
１以上とし、発振等の不安定な動作を防止するようにし
ている。
【００４７】本発明によれば、整合回路やバイアス供給
回路を小型化し、かつ安定した増幅動作を行う高周波増
幅装置が得られる。
回路を小型化し、かつ安定した増幅動作を行う高周波増
幅装置が得られる。
【００４８】また、本発明によれば、整合回路やバイア
ス供給回路の作製における大きな配線金属の膜厚や大き
な配線幅の利用、キャパシタのための高誘電率膜や絶縁
薄膜の使用によって装置の作製コストの増加を招くこと
なく、かつ整合回路やバイアス供給回路の損失による性
能低下を防ぎ、デバイスの持つ性能を最大限に利用する
ことを可能にしている。
ス供給回路の作製における大きな配線金属の膜厚や大き
な配線幅の利用、キャパシタのための高誘電率膜や絶縁
薄膜の使用によって装置の作製コストの増加を招くこと
なく、かつ整合回路やバイアス供給回路の損失による性
能低下を防ぎ、デバイスの持つ性能を最大限に利用する
ことを可能にしている。
【００４９】
【図１】第１の実施の形態の高周波増幅装置を示す図で
ある。
ある。
【図２】図１の増幅素子ＭＯＳＦＥＴの単体でのＭＳＧ
／ＭＡＧを示す図である。
／ＭＡＧを示す図である。
【図３】図１の増幅装置の入出力電力特性を示す図であ
る。
る。
【図４】第２の実施の形態の高周波増幅装置を示す図で
ある。
ある。
【図５】第３の実施の形態の高周波増幅装置を示す図で
ある。
ある。
【図６】第４の実施の形態の高周波増幅装置を示す図で
ある。
ある。
【図７】第５の実施の形態の高周波増幅装置を示す図で
ある。
ある。
【図８】第６の実施の形態の高周波増幅装置を示す図で
ある。
ある。
【図９】第７の実施の形態の高周波増幅装置を示す図で
ある。
ある。
【図１０】第８の実施の形態の高周波増幅装置を示す図
である。
である。
【図１１】第９の実施の形態の高周波増幅装置を示す図
である。
である。
【図１２】従来の増幅装置の構成を示す図である。
【図１３】従来の増幅装置の他の構成を示す図である。
１、１９、２８、５７、７９ ＭＯＳＦＥＴ ２、１０、２０、３０、４４、４６、５６、６７、７
４、８０、８９ 入力整合回路 ３、１１、２６、３６ ４５、４７、６４、７２、７
８、８１、９０ 出力整合回路 ４、１６、２２、６２ ＲＦ入力端子 ５、１７、２７、 ＲＦ出力電圧端子 ６、５５、９１ ゲートバイアス供給回路 ７、４８、９６ ドレインバイアス供給回路 ８、１８ 接地端子 ９ ＧａＡｓＭＥＳＦＥＴ １２、１３、１５、２１、３１、３５、４３、５９、７
６、８４、８５ スパイラルインダクタ １４、２５、８７ バイアス電圧供給端子 ２３ ＭＯＳキャパシタ ２４、２９、４０、５８、７７、８６ Ｓｉ基板 ３２、３４、５２、７５、８２、８３ ＭＩＭキャパシ
タ ３３ セラミック基板 ３７、５４ ボンディングワイヤ ３８、７３ バイポーラトランジスタ ３９ コレクタバイアス供給回路 ４１ コレクタバイアス供給端子 ４２、６９ ＭＩＳキャパシタ ４９、８８ 化合物ＦＥＴ ５０、７１、９２ 化合物基板 ５１ ミアンダ型インダクタ ５３ セラミック基板 ６０ ＭＯＳキャパシタ ６１ ゲート電源端子 ６３ ドレイン電源端子 ６５ ＲＦ出力端子 ６６ 化合物ＨＢＴ ６８ ミアンダ型インダクタ ７０ ベース電源端子 ９３、９４、９５ スタブ
４、８０、８９ 入力整合回路 ３、１１、２６、３６ ４５、４７、６４、７２、７
８、８１、９０ 出力整合回路 ４、１６、２２、６２ ＲＦ入力端子 ５、１７、２７、 ＲＦ出力電圧端子 ６、５５、９１ ゲートバイアス供給回路 ７、４８、９６ ドレインバイアス供給回路 ８、１８ 接地端子 ９ ＧａＡｓＭＥＳＦＥＴ １２、１３、１５、２１、３１、３５、４３、５９、７
６、８４、８５ スパイラルインダクタ １４、２５、８７ バイアス電圧供給端子 ２３ ＭＯＳキャパシタ ２４、２９、４０、５８、７７、８６ Ｓｉ基板 ３２、３４、５２、７５、８２、８３ ＭＩＭキャパシ
タ ３３ セラミック基板 ３７、５４ ボンディングワイヤ ３８、７３ バイポーラトランジスタ ３９ コレクタバイアス供給回路 ４１ コレクタバイアス供給端子 ４２、６９ ＭＩＳキャパシタ ４９、８８ 化合物ＦＥＴ ５０、７１、９２ 化合物基板 ５１ ミアンダ型インダクタ ５３ セラミック基板 ６０ ＭＯＳキャパシタ ６１ ゲート電源端子 ６３ ドレイン電源端子 ６５ ＲＦ出力端子 ６６ 化合物ＨＢＴ ６８ ミアンダ型インダクタ ７０ ベース電源端子 ９３、９４、９５ スタブ
Claims (7)
- 【請求項１】 能動素子、前記能動素子に対する整合回
路を有する高周波増幅装置において、増幅装置を使用す
る周波数帯における、能動素子単体での安定指数ｋ値が
１以下となるように、入力インピーダンスの抵抗成分を
充分小さくした能動素子を用い、前記整合回路の損失を
利用して、増幅装置としての安定指数ｋ値を１以上とす
ることを特徴とする高周波増幅装置。 - 【請求項２】 前記整合回路を能動素子を作製する同一
基板上に作製したことを特徴とする請求項１記載の高周
波増幅装置。 - 【請求項３】 前記整合回路を構成する素子として、ス
パイラルインダクタ、ミアンダ型インダクタ、ＭＩＭキ
ャパシタ、ＭＩＳキャパシタ及びスタブの何れか１つを
有し、その素子の損失をもって増幅装置としての安定指
数ｋ値を１以上とすることを特徴とする請求項１又は２
記載の高周波増幅装置。 - 【請求項４】 能動素子、前記能動素子に対するバイア
ス供給回路を有する高周波増幅装置において、増幅装置
を使用する周波数帯における、能動素子単体での安定指
数ｋ値が１以下となるように、入力インピーダンスの抵
抗成分を充分小さくした能動素子を用い、前記バイアス
供給回路の損失を利用して、増幅装置としての安定指数
ｋ値を１以上とすることを特徴とする高周波増幅装置。 - 【請求項５】 前記バイアス供給回路を能動素子を作製
する同一基板上に作製したことを特徴とする請求項４記
載の高周波増幅装置。 - 【請求項６】 能動素子、前記能動素子に対する整合回
路及びバイアス供給回路を有する高周波増幅装置におい
て、増幅装置を使用する周波数帯における、能動素子単
体での安定指数ｋ値が１以下となるように、入力インピ
ーダンスの抵抗成分を充分小さくした能動素子を用い、
前記整合回路と前記バイアス供給回路の損失を利用し
て、増幅装置としての安定指数ｋ値を１以上とすること
を特徴とする高周波増幅装置。 - 【請求項７】 能動素子としてシリコンＭＯＳＦＥＴ、
シリコンバイポーラトランジスタ、化合物ＦＥＴ及び化
合物ＨＢＴの何れか１つを有することを特徴とする請求
項１、２、３、４、５又は６記載の高周波増幅装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11576998A JP3175823B2 (ja) | 1998-04-24 | 1998-04-24 | 高周波増幅装置 |
| US09/298,602 US6163221A (en) | 1998-04-24 | 1999-04-23 | High-frequency amplification device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11576998A JP3175823B2 (ja) | 1998-04-24 | 1998-04-24 | 高周波増幅装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11308059A true JPH11308059A (ja) | 1999-11-05 |
| JP3175823B2 JP3175823B2 (ja) | 2001-06-11 |
Family
ID=14670605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11576998A Expired - Fee Related JP3175823B2 (ja) | 1998-04-24 | 1998-04-24 | 高周波増幅装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6163221A (ja) |
| JP (1) | JP3175823B2 (ja) |
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| KR100801570B1 (ko) | 2006-12-05 | 2008-02-11 | 한국전자통신연구원 | 초고주파 증폭기 |
| US8975725B2 (en) | 2008-12-04 | 2015-03-10 | Nec Corporation | Bias circuit and method of manufacturing the same |
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| US20090115051A1 (en) * | 2007-11-01 | 2009-05-07 | Lap-Wai Lydia Leung | Electronic Circuit Package |
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