JP2010021961A - 増幅器 - Google Patents
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Abstract
【課題】EJ級動作をする増幅器において、インダクタンスやキャパシタンスを精度良く調整することができるようにする。
【解決手段】ドレイン−ソース間に容量性インピーダンスを有する電界効果トランジスタを搭載する半導体チップ2に対して、容量性インピーダンスよりも後段に位置するようにドレインに接続されたインダクタ、及び、インダクタを介して容量性インピーダンスに並列接続されたキャパシタを、絶縁物からなる基板の表面に導電部を形成することによって構成するマイクロストリップ基板3を接続した増幅器1において、インダクタを構成する導電部は、基板上に配列された複数の短冊状の単位インダクタ領域31aと、当該複数のうちの一部又は全部の単位インダクタ領域を、それらの両端で相互に橋絡する接続片領域31bとを有するものとして構成する。
【選択図】図8
【解決手段】ドレイン−ソース間に容量性インピーダンスを有する電界効果トランジスタを搭載する半導体チップ2に対して、容量性インピーダンスよりも後段に位置するようにドレインに接続されたインダクタ、及び、インダクタを介して容量性インピーダンスに並列接続されたキャパシタを、絶縁物からなる基板の表面に導電部を形成することによって構成するマイクロストリップ基板3を接続した増幅器1において、インダクタを構成する導電部は、基板上に配列された複数の短冊状の単位インダクタ領域31aと、当該複数のうちの一部又は全部の単位インダクタ領域を、それらの両端で相互に橋絡する接続片領域31bとを有するものとして構成する。
【選択図】図8
Description
本発明は、J級を改良したいわゆるEJ級動作を行う増幅器に関する。
増幅器には、種々の動作階級がある。例えば非特許文献1には、A級(Class A)、AB級(Class AB)、B級(Class B)、C級(Class C)、D級(Class D)、E級(Class E)、F級(Class F)、FD級(Class FD)、及び、J級(Class J)の各増幅器が開示されている。
非特許文献1におけるJ級の増幅器の基本回路は、図21に示すとおりである(非特許文献1:P71,Figure4.2参照。)。なお、図21では、電界効果トランジスタTrは、半波整流電流源として表されている。また、図21に示すRLは、基本波(ω0=2πf0)の実効負荷とし、その値は、RL=Vdc/(Imax×0.5)と表すものとする。
また、図中のId,IF,Idc,Icについては、下記式のように表される。
また、図中のId,IF,Idc,Icについては、下記式のように表される。
図21に示すJ級増幅器の特徴は、電界効果トランジスタTrのドレイン−ソース間にCdsが接続されているとともに、Xds=1/ω0Cdsとした場合に、Xds/RLが1を超えるように、Cdsの値が設定されていることである(非特許文献1(P.68)参照。)。
また、図22は、従来のJ級増幅器の電圧電流波形(ドレイン−ソース電圧Vdsとドレイン電流Idの波形)を示している。
また、図22は、従来のJ級増幅器の電圧電流波形(ドレイン−ソース電圧Vdsとドレイン電流Idの波形)を示している。
Steve C. Cripps,"RF Power Amplifiers for Wireless Communications",Second Edition,(米国),ARTECH House Inc,2006,P68-77
上記のような従来のJ級増幅器では、図22に示すように電圧波形Vdsと電流波形Idが対称的ではなかった。つまり、ドレイン−ソース電圧Vdsとドレイン電流Idとの位相差が180°ではなかった。この結果、電圧波形Vdsと電流波形Idとの重なりが生じ、増幅器の効率に関し、改善の余地があった。
図14は、かかるJ級増幅器を改良したいわゆるEJ級(Class EJ)の動作をする増幅器1の回路図である(特願2007−263539参照)。EJ級の動作については後述する。この増幅器1は、例えば、無線通信用の電力増幅器として使用され、特に、GHz帯(例えば、2GHz程度)の通信に適している。図において、増幅器1には電界効果トランジスタTrが搭載され、そのゲートGは、増幅器1の入力端子Pinとなっている。また、電界効果トランジスタTrのドレインD−ソースS間には、容量性インピーダンスを構成する第1キャパシタCdsが存在している。
一方、第1キャパシタCdsよりも後段側に位置するようにドレインDと出力端子Poutとの間に接続されたインダクタLsと、このインダクタLsを介して第1キャパシタCdsに並列接続された第2キャパシタCsとが設けられている。インダクタLsのインダクダンス及び、第2キャパシタCsのキャパシタンスは、半導体チップ2の出力インピーダンスZLに応じて最適な値が設定される。また、増幅器1には、出力負荷として抵抗RL1が接続される。
上記のようなEJ級の増幅器では、半導体チップ2の出力インピーダンスZLに、製品ごとのばらつきがある。そのため、インダクタLsのインダクダンス及び、第2キャパシタCsのキャパシタンスは、製品ごとに最適な値に調整しなければならない。調整は、基板上に作り込まれたマイクロストリップラインをレーザ加工することにより行われるが、所望のインダクタンスやキャパシタンスを精度良く得ることは困難である。
かかる従来の問題点に鑑み、本発明は、J級を改良した、いわゆるEJ級動作をする増幅器において、インダクタンスやキャパシタンスを精度良く調整することができるようにすることを目的とする。
本発明は、ドレイン−ソース間に容量性インピーダンスを有する電界効果トランジスタと、前記容量性インピーダンスよりも後段に位置するように前記ドレインに接続されたインダクタ、及び、前記インダクタを介して前記容量性インピーダンスに並列接続されたキャパシタを、絶縁物からなる基板の表面に導電部を形成することによって構成するマイクロストリップ基板とを備え、前記インダクタは、その基本波周波数でのインピーダンスが、前記容量性インピーダンス部のインピーダンス以上の値に設定されている増幅器であって、前記インダクタを構成する導電部は、前記基板上に配列された複数の単位インダクタ領域と、前記複数のうちの一部又は全部の単位インダクタ領域を、それらの両端で相互に橋絡する接続片領域とを有することを特徴とする。
上記のような増幅器において、インダクタンスは、接続片領域によって橋絡された単位インダクタ領域の集合体によって構成される。個々の単位インダクタ領域のインダクタンスは、精度良く形成することができるので、全体としても精度良く所望のインダクタンスを構成することができる。
また、上記増幅器において、キャパシタを構成する導電部は、基板上に配列された複数の単位キャパシタ領域と、当該複数のうちの一部又は全部の単位キャパシタ領域について、各領域間を橋絡する接続片領域とを有するものであってもよい。
この場合、キャパシタンスは、接続片領域によって橋絡された単位キャパシタ領域の集合体によって構成される。個々の単位キャパシタ領域のキャパシタンスは、精度良く形成することができるので、全体としても精度良く所望のキャパシタンスを構成することができる。
この場合、キャパシタンスは、接続片領域によって橋絡された単位キャパシタ領域の集合体によって構成される。個々の単位キャパシタ領域のキャパシタンスは、精度良く形成することができるので、全体としても精度良く所望のキャパシタンスを構成することができる。
また、上記増幅器において、単位インダクタ領域の配列方向における中心線に対して、全ての導電部は、全体として左右対称に形成されていることが好ましい。
この場合、マイクロストリップ基板全体の面積を有効に利用して、無駄な空き面積を抑制することができ、かつ、デバイスが対称であることから信号経路長に偏りがなくなる。その結果、マイクロストリップ基板をコンパクトにすることができ、かつ、電力合成が理想的になされる。
この場合、マイクロストリップ基板全体の面積を有効に利用して、無駄な空き面積を抑制することができ、かつ、デバイスが対称であることから信号経路長に偏りがなくなる。その結果、マイクロストリップ基板をコンパクトにすることができ、かつ、電力合成が理想的になされる。
また、上記増幅器において、単位インダクタ領域の配列方向において、全ての単位インダクタ領域が占める領域の外側に、単位キャパシタ領域が配列されていてもよい。
この場合、導電部全体(インダクタンス・キャパシタンス)が、単位インダクタ領域の長手方向においてコンパクトな寸法となる。従って、増幅器のパッケージベースをコンパクトにすることができる。
この場合、導電部全体(インダクタンス・キャパシタンス)が、単位インダクタ領域の長手方向においてコンパクトな寸法となる。従って、増幅器のパッケージベースをコンパクトにすることができる。
一方、本発明は、ドレイン−ソース間に容量性インピーダンスを有する電界効果トランジスタと、前記容量性インピーダンスよりも後段に位置するように前記ドレインに接続されたインダクタ、及び、前記インダクタを介して前記容量性インピーダンスに並列接続されたキャパシタを、絶縁物からなる基板の表面に導電部を形成することによって構成するマイクロストリップ基板とを備え、前記インダクタは、その基本波周波数でのインピーダンスが、前記容量性インピーダンス部のインピーダンス以上の値に設定されている増幅器であって、前記キャパシタを構成する導電部は、前記基板上に配列された複数の単位キャパシタ領域と、前記複数のうちの一部又は全部の単位キャパシタ領域について、各領域間を橋絡する接続片領域とを有することを特徴とする。
上記のような増幅器において、キャパシタンスは、接続片領域によって橋絡された単位キャパシタ領域の集合体によって構成される。個々の単位キャパシタ領域のキャパシタンスは、精度良く形成することができるので、全体としても精度良く所望のキャパシタンスを構成することができる。
本発明の増幅器によれば、いわゆるEJ級動作を、より理想状態で実現するために、インピーダンス(インダクタンス・キャパシタンス)を、再現性良く、かつ、精度良く調整することができる。
以下、本発明の実施形態について、図面を参照して説明する。
《基本的回路構成》
まず、EJ級の動作を行う増幅器1について詳細に説明する。
図14は、従来のJ級増幅器を改良したいわゆるEJ級の増幅器1を示している。なお、以下では、実施形態に係る増幅器1の動作級を、「EJ級(Class EJ)」というものとする。
《基本的回路構成》
まず、EJ級の動作を行う増幅器1について詳細に説明する。
図14は、従来のJ級増幅器を改良したいわゆるEJ級の増幅器1を示している。なお、以下では、実施形態に係る増幅器1の動作級を、「EJ級(Class EJ)」というものとする。
図14は、実施形態に係るEJ級の動作を行う増幅器1を示す回路図である。この増幅器1は、例えば、無線通信用の電力増幅器として使用され、特に、GHz帯(例えば、2GHz程度)の通信に適している。図において、増幅器1は、構造的には、半導体チップ2と、マイクロストリップ基板3とにより構成されている。半導体チップ2には電界効果トランジスタTrが搭載され、そのゲートGは、増幅器1の入力端子Pinとなっている。また、電界効果トランジスタTrのドレインD−ソースS間には、容量性インピーダンスを構成する第1キャパシタCdsが存在している。
一方、LC回路を搭載するマイクロストリップ基板3は、第1キャパシタCdsよりも後段側に位置するようにドレインDと出力端子Poutとの間に接続されたインダクタLsと、このインダクタLsを介して第1キャパシタCdsに並列接続された第2キャパシタCsとを有している。これらのインダクタLs及びキャパシタCdsは、マイクロストリップ基板3上にマイクロストリップラインを形成することにより、構成される。インダクタLsのインダクダンス及び、第2キャパシタCsのキャパシタンスは、半導体チップ2の出力インピーダンスZLに応じて最適な値が設定される。また、増幅器1には、出力負荷として抵抗RL1が接続される。
つまりEJ級増幅器1では、電界効果トランジスタTrの出力側には、第1キャパシタCds、インダクタLs、及び第2キャパシタCsからなるC−L−Cのπ型回路が接続されている。このEJ級増幅器1が、従来のJ級増幅器と異なる点は、インダクタLs及び第2キャパシタCsからなるLC回路が追加されている点にある。
さて、図22に示すように従来のJ級増幅器において生じていた電圧波形Vdsと電圧波形Idの重なりを小さくするため、このEJ級増幅器1では、インダクタLsの値を適切に設定することにより、図14のインピーダンスZ0(電界効果トランジスタのドレインD・ソースSから出力側にみたインピーダンス)が容量性になるようにしている。
つまり、本実施形態では、インダクタLsの基本波周波数でのインピーダンス(2πf0Ls=ω0Ls)が、容量性インピーダンス部Cdsのインピーダンス(Xds=1/2πf0Cds=1/(ω0Cds))以上の値になるように設定されている。
すなわち、本実施形態では、ω0Ls≧1/(ω0Cds)の関係が成り立つ。
つまり、本実施形態では、インダクタLsの基本波周波数でのインピーダンス(2πf0Ls=ω0Ls)が、容量性インピーダンス部Cdsのインピーダンス(Xds=1/2πf0Cds=1/(ω0Cds))以上の値になるように設定されている。
すなわち、本実施形態では、ω0Ls≧1/(ω0Cds)の関係が成り立つ。
以下、従来のJ級増幅器において生じていた電圧波形Vdsと電圧波形Idsの重なりを小さくするために、ω0Ls≧1/(ω0Cds)とすればよいことについて、詳しく説明する。
まず、図22に示す電圧波形Vdsと電流波形Idとでは、ピーク同士の位相差Δθが133degであり、これらの波形の位相差Δθを180degにして、電圧波形Vdsと電流波形Idの重なりを無くすには、電流波形Idの位相を、約45degずらせばよい。つまり、電流波形Idを図22の右へ45degシフトすればよい。
電流波形Idの位相を、約45degずらせばよい理由は下記のとおりである。
すなわち、J級増幅器の電圧波形Vds(図22参照)を式で表すと、下記式(1)のとおりである。
すなわち、J級増幅器の電圧波形Vds(図22参照)を式で表すと、下記式(1)のとおりである。
上記式(1)から、電圧波形Vds(θ)がピークとなる位相θvpを求める。ピーク位相θvpを求めるには、下記式(2)(3)を解けばよい。
つまり、式(2)より、
であり、式(3)より、
である。
一方、図22に示す従来のJ級動作時のパラメータは、それぞれ下記のとおりである。
上記パラメータを、式(4)及び(5)に代入すると、θvp=317[deg]が得られる。従って、電圧波形Vdsのピーク位相θvpと電流波形Idのピーク位相θipの差Δθは、図22に示すように133degとなる。従って、電圧波形Vdsと電流波形Idを反転させてΔθ=180degとするためには、電圧波形Vdsと電流波形Idとの位相関係を、従来のJ級動作の場合よりも、約45deg(≒47deg=(180deg−133deg))ずらせばよい。
そして、本実施形態では、電圧波形Vdsと電流波形Idとの位相関係を45degずらすため、図14のインピーダンスZ0に関し、2倍波(2×ω0)でのインピーダンスZ0(2×ω0)を容量性(2倍波位相がほぼ−90deg)にしている。2倍波インピーダンスZ0(2×ω0)を容量性にすると、電流波形Id(基本波ω0)は、45degのシフト(図22での右シフト)が生じる。
増幅器1にJ級動作をさせつつ、2倍波インピーダンスZ0(2×ω0)を十分な容量性にするには、本発明者の検討の結果、ω0Ls≧1/ω0Cds(EJ級条件1)とすればよいことが判明した。ω0Ls≧1/ω0Cdsとすることで、第1キャパシタCdsから出力側にみたインピーダンスZ1に関し、|Z1(2ω0)|が、1/(2ω0Cds)に比べ、十分大きな値になる。
増幅器1にJ級動作をさせつつ、2倍波インピーダンスZ0(2×ω0)を十分な容量性にするには、本発明者の検討の結果、ω0Ls≧1/ω0Cds(EJ級条件1)とすればよいことが判明した。ω0Ls≧1/ω0Cdsとすることで、第1キャパシタCdsから出力側にみたインピーダンスZ1に関し、|Z1(2ω0)|が、1/(2ω0Cds)に比べ、十分大きな値になる。
また、EJ級は、J級動作を前提とするため、従来のJ級増幅器にインダクタLs及び第2キャパシタCsを追加してもJ級動作条件の成立が必要である。ここで、図21に示す従来のJ級増幅器では、J級の動作条件は、Xds=1/ω0Cdsとおいた場合に、Xds/RL>1であった。
本実施形態のEJ級増幅器1では、従来のJ級増幅器のRLに相当するのは、第1キャパシタCdsから出力側にみたインピーダンスZ1の実部Z1(Re)である。
従って、EJ級増幅器1が、J級動作条件を維持するためには、Xds/Z1(Re)>1(EJ級条件2=J級動作条件)であり、この条件を満たせば、インダクタLs及び第2キャパシタCsが追加されても、最大の電力を供給できる。
本実施形態のEJ級増幅器1では、従来のJ級増幅器のRLに相当するのは、第1キャパシタCdsから出力側にみたインピーダンスZ1の実部Z1(Re)である。
従って、EJ級増幅器1が、J級動作条件を維持するためには、Xds/Z1(Re)>1(EJ級条件2=J級動作条件)であり、この条件を満たせば、インダクタLs及び第2キャパシタCsが追加されても、最大の電力を供給できる。
Z1(Re)は、図14の回路の場合、具体的には、Z1(Re)=RL1・Xcs2/(RL12+Xcs2)によって求まる。なお、Xcs=1/ω0Csである。
また、Xds/Z1(Re)が2.5を超えると、効率の劣化が始まるので、Xds/Z1(Re)<2.5であるのが好ましい。つまり、1<Xds/Z1(Re)<2.5とすることで、EJ級増幅器をJ級動作条件で動作させつつ、効率劣化を防止できる。
なお、Xds/Z1(Re)を1以下とした場合、B級増幅器となる。
なお、Xds/Z1(Re)を1以下とした場合、B級増幅器となる。
図14のEJ級増幅器では、例えば、基本波周波数2.0[GHz]、第1キャパシタCds=10[pF]、出力負荷RL1=50[Ω]とした場合、インダクタLsは0.7[nH]以上とし、第2キャパシタCsは4[pF]以上とすることで、J級動作においてEJ級条件1であるω0Ls≧1/ω0Cdsを満たすことができる。そして、上記条件では、2倍波位相(φ2)として、−80deg程度以上を確保でき、電圧波形Vdsと電流波形Idの重なりを小さくできる。
また、Cds=10[pF]、RL1=50[Ω]の条件では、Csを4〜6[pF]とすることで、Xds/Z1(Re)<2.5の条件も満たし、高効率を得ることができる。
また、Cds=10[pF]、RL1=50[Ω]の条件では、Csを4〜6[pF]とすることで、Xds/Z1(Re)<2.5の条件も満たし、高効率を得ることができる。
なお、インダクタLsは、できるだけ大きい方が、2倍波位相が−90degにより近くなるため、第1キャパシタCds=10[pF]、出力負荷RL1=50[Ω]とした例では、Lsは0.8[nH]以上であるのが好ましい。この場合、2倍波位相(φ2)として−85deg以上が確保され、電圧波形と電流波形の重なりを非常に小さくできる。
つまり、2倍波位相(φ2)として−80deg以上好ましくは−85deg以上を確保できるようにインダクタLsの値を設定するとともに、Xds/Z1(Re)<2.5の条件も満たすように第2キャパシタCsの値を設定することで、電圧波形と電流波形の重なりを小さくしつつ、高効率なEJ級増幅器が実現できる。
なお、インダクタLsの上限としては例えば、1[nH]を採用できるが、特に限定されるものではない。
なお、インダクタLsの上限としては例えば、1[nH]を採用できるが、特に限定されるものではない。
図15は、2倍波位相を−90degとしたEJ級増幅器1の電圧電流波形を示している。図15から明らかなように、電圧波形Vdsと電流波形Idとの重なりが、図22に比べて小さくなっている。この結果、EJ級増幅器1では、従来のJ級増幅器に比べて、9%程度最大効率を上昇させることができた。
図16は、他の構成による増幅器1を示している。この増幅器1においては、複数(2個)の電界効果トランジスタTr1,Tr2が互いに直列接続され、容量性インピーダンスは、各電界効果トランジスタTr1,Tr2のドレイン−ソース間にそれぞれ、キャパシタCds1,Cds2として存在している。
この図16の構成によれば、キャパシタCds1,Cds2のキャパシタンスを、例えば、Cds1=Cds2=(図14のCds)、とすると、図16の容量性インピーダンスのキャパシタンスCds(直列体としての値)は、図14のCdsのキャパシタンスに比べて、半分になる。従って、図16におけるドレイン(Tr1)−ソース(Tr2)間容量性インピーダンス(1/2πf0Cds)を大きくすることができる。
なお、図16において、Cds1=Cds2である必要はない。また、説明を省略した点については、図14と同様である。
なお、図16において、Cds1=Cds2である必要はない。また、説明を省略した点については、図14と同様である。
図17は、さらに他の構成による増幅器1を示している。この増幅器1は、図14に示す増幅器1と同様の電界効果トランジスタ(Tr1,Tr2,Tr3)、キャパシタ(cds1,cds2,cds3)及びインダクタ(Ls1,Ls2,Ls3)を複数個(3個)並列接続して構成して、並列動作するように構成したものである。この増幅器1において、各トランジスタTr1,Tr2,Tr3のゲートには、共通の入力端子Pinから入力が与えられる。また、各インダクタLs1,Ls2,Ls3からの出力P1out,P2out,P3outは、合成されて共通の出力Poutとなる。
この増幅器1のように複数の増幅器要素(電界効果トランジスタ、キャパシタ、インダクタ)を並列動作させることで高出力が得られる。
この増幅器1のように複数の増幅器要素(電界効果トランジスタ、キャパシタ、インダクタ)を並列動作させることで高出力が得られる。
《基本的実装技術》
次に、実装技術から見た増幅器の実施形態について、図17に示した増幅器1を例に挙げて説明する。まず、参考例としての増幅器から説明する。
図18は、図17に示した増幅器1を、パッケージベース200に収めた状態を示す略図である。図において、半導体チップ201には、図17の電界効果トランジスタTr1,Tr2,Tr3及び第1キャパシタCds1,Cds2,Cds3が含まれている。半導体チップ201の上面には導電体からなる3枚のパッド202が設けられており、それぞれ、電界効果トランジスタTr1,Tr2,Tr3の各ドレインと接続された出力端子となっている。なお、電界効果トランジスタTr1,Tr2,Tr3の各ソースは、共通の接地側電路(図示せず。)に接続され、外部のリード線(図示せず。)と接続可能である。
次に、実装技術から見た増幅器の実施形態について、図17に示した増幅器1を例に挙げて説明する。まず、参考例としての増幅器から説明する。
図18は、図17に示した増幅器1を、パッケージベース200に収めた状態を示す略図である。図において、半導体チップ201には、図17の電界効果トランジスタTr1,Tr2,Tr3及び第1キャパシタCds1,Cds2,Cds3が含まれている。半導体チップ201の上面には導電体からなる3枚のパッド202が設けられており、それぞれ、電界効果トランジスタTr1,Tr2,Tr3の各ドレインと接続された出力端子となっている。なお、電界効果トランジスタTr1,Tr2,Tr3の各ソースは、共通の接地側電路(図示せず。)に接続され、外部のリード線(図示せず。)と接続可能である。
半導体チップ201の横には、図17の第2キャパシタCsに相当する矩形の平行平板コンデンサ203が設けられ、その上面には、導電体からなる一方の電極204が形成されている。他方(裏面)の電極は、共通の接地側電路に接続されている。図17のインダクタLs1,Ls2,Ls3に相当する3本のワイヤ205のそれぞれの一端は、半導体チップ201における3つのパッド202にそれぞれ接続され、他端は全て平行平板コンデンサ203の電極204に接続されている。また、電極204は、ワイヤ206を介して、外部リード207と電気的に接続されている。
増幅器においてEJ級を実現するには、前述のEJ級条件1より、大きな直列インダクタが必要である。図18の参考例では、大きな直列インダクタを得るために、
(A)半導体チップ201と平行平板コンデンサ203とを互いに接続するワイヤ205を、インダクタとして利用すること、が考えられる。
また、前述のEJ級条件2を考慮すれば、さらに、小さな並列キャパシタンス(Cs)であることが好ましい。そのためには、
(B)平行平板コンデンサ203の面積をなるべく小さくすること、が考えられる。
(A)半導体チップ201と平行平板コンデンサ203とを互いに接続するワイヤ205を、インダクタとして利用すること、が考えられる。
また、前述のEJ級条件2を考慮すれば、さらに、小さな並列キャパシタンス(Cs)であることが好ましい。そのためには、
(B)平行平板コンデンサ203の面積をなるべく小さくすること、が考えられる。
一方、ワイヤ205は、以下の3つの機能を備える必要がある。
すなわち、(i)DC及びエンベロープ帯域の低損失電力給電、(ii)基本波帯域RF信号の低損失出力、(iii)2倍波帯域RF信号の遮断、そして、それらの機能を有しつつ、(iv)ワイヤボンディング(組立)及び性能抽出(調整)が容易であることが重要である。
すなわち、(i)DC及びエンベロープ帯域の低損失電力給電、(ii)基本波帯域RF信号の低損失出力、(iii)2倍波帯域RF信号の遮断、そして、それらの機能を有しつつ、(iv)ワイヤボンディング(組立)及び性能抽出(調整)が容易であることが重要である。
まず、上記(A)の構成に関して、ワイヤ205をインダクタ素子として利用するため、相応の長さを確保する必要がある。所定のインダクタンスLは、
L=0.4593×log10(D/d) [nH/mm] ...(6)
と表すことができる。ここで、Dはパッケージベース200内での高さ、dはワイヤ径である。式(6)は、通常同軸線路の中心導体のインダクタンスを求めるものである。例えば、0.9[nH]を得るためには、この式(6)式より、D=3[mm]、d=20[μm](=0.02[mm])としたならば、L=1[nH/mm]となる。
L=0.4593×log10(D/d) [nH/mm] ...(6)
と表すことができる。ここで、Dはパッケージベース200内での高さ、dはワイヤ径である。式(6)は、通常同軸線路の中心導体のインダクタンスを求めるものである。例えば、0.9[nH]を得るためには、この式(6)式より、D=3[mm]、d=20[μm](=0.02[mm])としたならば、L=1[nH/mm]となる。
一方、高出力の半導体チップ201上には、通常、並列に複数個(n個とする。)のトランジスタが設けられ、ワイヤの本数もn本となる。n本のワイヤがつながれたとすれば、その全体のインダクタンス値を0.9[nH]とするためには、1本当たりのインダクタンス値は0.9×n[nH]が必要である。
その結果、そのワイヤ長WLは、
WL=(0.9×n)/L=0.9×n[mm] ...(7)
となる。図18に示すようにn=3であれば、WL=2.7[mm]となる。トランジスタの並列個数を増加させれば、ワイヤ長WLは、さらに大きくなる。
その結果、そのワイヤ長WLは、
WL=(0.9×n)/L=0.9×n[mm] ...(7)
となる。図18に示すようにn=3であれば、WL=2.7[mm]となる。トランジスタの並列個数を増加させれば、ワイヤ長WLは、さらに大きくなる。
半導体チップ201の幅が数mmであるのに対して、また、ワイヤ205の直径が0.02mmしかないことを考慮すれば、式(7)の結果が示す数値はかなり長い。また、ワイヤでインダクタンスを確保する必要がない場合(単に接続すればよい場合)のワイヤ長WLは1mm程度で足りるため、上記数値は長いといえる。
また、直径0.02mmのワイヤ205が例えば10本でそれぞれ10mm引き回すということは、振動等によるワイヤ205の変形や、パッド202又は電極204との接合部の破断の問題がある。また、複数のワイヤ205を並列接続するために、ワイヤ205間で磁気結合するようなことがあれば、交流電流に偏りが生じ、相対的に増した交流電流によって、ワイヤ205が溶断してしまう恐れがある。
また、直径0.02mmのワイヤ205が例えば10本でそれぞれ10mm引き回すということは、振動等によるワイヤ205の変形や、パッド202又は電極204との接合部の破断の問題がある。また、複数のワイヤ205を並列接続するために、ワイヤ205間で磁気結合するようなことがあれば、交流電流に偏りが生じ、相対的に増した交流電流によって、ワイヤ205が溶断してしまう恐れがある。
そこで、図19は、実装技術を重視した増幅器1の回路図である。図17との違いは、各トランジスタTr1,Tr2,Tr3に1対1で対応したインダクタを設けることなく、各各トランジスタTr1,Tr2,Tr3に対して共通であって、かつ、直列に接続されるインダクタLs−sを設けた点であり、その他は図17と同様である。
図20は、図19に示した増幅器1を、パッケージベース200に収めた状態を示す略図である。図において、半導体チップ201には、図19の電界効果トランジスタTr1,Tr2,Tr3及び第1キャパシタCds1,Cds2,Cds3が含まれている。半導体チップ201の上面には導電体からなる3枚のパッド202が設けられており、それぞれ、電界効果トランジスタTr1,Tr2,Tr3の各ドレインと接続された出力端子となっている。なお、電界効果トランジスタTr1,Tr2,Tr3の各ソースは、共通の接地側電路(図示せず。)に接続され、外部のリード線(図示せず。)と接続可能である。
半導体チップ201の隣には、矩形のマイクロストリップ基板208が設けられ、その上面には、導電体からなる横長形状のマイクロストリップライン209が形成されている。このマイクロストリップライン209は、図19のインダクタLs−sに相当するものであり、マイクロストリップ基板208によって、接地側電路から絶縁されている。3本のワイヤ205の一端は半導体チップ201における3つのパッド202にそれぞれ接続され、他端は全てマイクロストリップライン209の一端(図の左端)近傍に接続されている。マイクロストリップライン209の他端近傍には、ワイヤ206の一端が接続され、このワイヤ206の他端は、外部リード207と接続されている。
マイクロストリップライン209をリボンインダクタンスとした場合のインダクタンス値は、
L=Z0×ML×(ε1/2)/300 [nH] ...(8)
となる。ここで、Z0は特性インピーダンス、MLはライン長[mm]、εはマイクロストリップ基板208の実効誘電率である。例えば、ε=10、Z0=10[Ω]のマイクロストリップラインを用いれば、L=0.9[nH]を得るためには、ML=8.5mmとなる。マイクロストリップライン幅は、基板厚を0.3mmとしたならば、2.5mmとなる。
L=Z0×ML×(ε1/2)/300 [nH] ...(8)
となる。ここで、Z0は特性インピーダンス、MLはライン長[mm]、εはマイクロストリップ基板208の実効誘電率である。例えば、ε=10、Z0=10[Ω]のマイクロストリップラインを用いれば、L=0.9[nH]を得るためには、ML=8.5mmとなる。マイクロストリップライン幅は、基板厚を0.3mmとしたならば、2.5mmとなる。
従って、マイクロストリップライン209のライン長として8.5mmを確保すれば、所望のインダクタンスL(=0.9nH)が得られる。その結果、3本のワイヤ205はインダクタとしてではなく、内部整合を目的として、トランジスタTr1,Tr2,Tr3とマイクロストリップライン209とを互いに接続する電路としてのみに用いられている。そのため、ワイヤ205の長さは最小限でよく、例えば1mm程度でよい。
従って、振動等によるワイヤ205の変形や、ワイヤ205とパッド202又は電極204との接合部の破断の問題を解消することができる。また、ワイヤ205間での磁気結合も発生しにくいので、ワイヤ205の溶断の恐れも、解消することができる。
従って、振動等によるワイヤ205の変形や、ワイヤ205とパッド202又は電極204との接合部の破断の問題を解消することができる。また、ワイヤ205間での磁気結合も発生しにくいので、ワイヤ205の溶断の恐れも、解消することができる。
一方、図20において、平行平板コンデンサ210は、マイクロストリップ基板208上に設けられている。これは、図19の第2キャパシタCsに相当するものである。キャパシタ210の一方(上面)の電極211は、マイクロストリップライン209から導電部212を連ねて設けられており、マイクロストリップライン209と電気的に直結されている。
一方、前述の(B)の構成すなわち、平行平板コンデンサ210の面積をなるべく小さくすること、に関しては、以下のようにすることができる。
すなわち、平行平板コンデンサ203のキャパシタンスは、
Cp=ε0×ε×(S/d) [pF] ...(9)
で得られる。ここで、ε0は真空中の誘電率、εは基板の比誘電率、Sは平行平板コンデンサ面積、dは板厚である。例えば、Cp=30pF、ε=50、dを0.2mmとすれば、Sは13.6mm2となり、実装において問題のない大きさで実現できる。
すなわち、平行平板コンデンサ203のキャパシタンスは、
Cp=ε0×ε×(S/d) [pF] ...(9)
で得られる。ここで、ε0は真空中の誘電率、εは基板の比誘電率、Sは平行平板コンデンサ面積、dは板厚である。例えば、Cp=30pF、ε=50、dを0.2mmとすれば、Sは13.6mm2となり、実装において問題のない大きさで実現できる。
ここで、Cpを小さくするには、Sを小さくすることが考えられる。ところが、4pF程度のCpを得るためには、Sは1.8mm2となり、実装するにあたっては、マイクロストリップ基板208への接続力の低下を招く恐れがある。そこで、Sを小さくするのではなく、上記の値よりも誘電率εを小さくし、かつ、板厚dを大きくする。すなわち、(9)式より、ε=10、d=0.3mmの同様の基板にて、Cp=4pFのキャパシタンスを形成した場合、上記の場合と同様に、S=13.6mm2となり、実装において問題のない大きさで実現できる。なお、誘電率εを小さくすることは、コストの低減に寄与する。
また、インダクタLs−sであるマイクロストリップライン209と、キャパシタCsである平行平板コンデンサ210とを、マイクロストリップ基板208に一体形成することにより、ワイヤ接続をマイクロストリップライン209上で行えば、平行平板コンデンサ210にワイヤがボンディングされることはなくなる。従って、Sを小さくしても、ボンディングミスを招く恐れを解消することができる。すなわち、小さな面積のためワイヤボンディングができない、もしくは困難であるといった問題が解消され、小さなキャパシタ接続に好適な構成となる。
次に、上述の増幅器1をさらに改良した増幅器及びマイクロストリップ基板の実施形態について、製造方法も含めて説明する。まず、回路の構成から説明する。
《改良型回路構成》
図1は、本発明に係るEJ級の動作を行う増幅器1を示す回路図である。この増幅器1は、例えば、無線通信用の電力増幅器として使用され、特に、GHz帯(例えば、2GHz程度)の通信に適している。図において、増幅器1は、構造的には、半導体チップ2と、マイクロストリップ基板3とにより構成されている。半導体チップ2には電界効果トランジスタTrが搭載され、そのゲートGは、増幅器1の入力端子Pinとなっている。また、電界効果トランジスタTrのドレインD−ソースS間には、容量性インピーダンスを構成する第1キャパシタCdsが存在している。
《改良型回路構成》
図1は、本発明に係るEJ級の動作を行う増幅器1を示す回路図である。この増幅器1は、例えば、無線通信用の電力増幅器として使用され、特に、GHz帯(例えば、2GHz程度)の通信に適している。図において、増幅器1は、構造的には、半導体チップ2と、マイクロストリップ基板3とにより構成されている。半導体チップ2には電界効果トランジスタTrが搭載され、そのゲートGは、増幅器1の入力端子Pinとなっている。また、電界効果トランジスタTrのドレインD−ソースS間には、容量性インピーダンスを構成する第1キャパシタCdsが存在している。
一方、LC回路を搭載するマイクロストリップ基板3は、第1キャパシタCdsよりも後段側に位置するようにドレインDと出力端子Poutとの間に接続されたインダクタLsと、このインダクタLsを介して第1キャパシタCdsに並列接続された第2キャパシタCsとを有している。これらのインダクタLs及びキャパシタCdsは、マイクロストリップ基板3上にマイクロストリップラインを形成することにより、構成される。インダクタLsのインダクダンス及び、第2キャパシタCsのキャパシタンスは、半導体チップ2の出力インピーダンスZLに応じて最適な値が設定される。また、増幅器1には、出力負荷として抵抗RLが接続される。
上記インダクタLsは、複数(n個とする。)の単位インダクタLs(1)、Ls(2)、Ls(3)、...、Ls(n)を互いに並列接続して構成されている。単位インダクタの集合体としての全体のインダクタLsのインダクタンスLsは、単位インダクタLs(1)、Ls(2)、Ls(3)、...、Ls(n)が、そのまま、各インダクタンスを表すものとすれば、
Ls= 1/[{1/Ls(1)}+{1/Ls(2)}+{1/Ls(3)}+...+{1/Ls(n)}] ...(10)
となる。
Ls= 1/[{1/Ls(1)}+{1/Ls(2)}+{1/Ls(3)}+...+{1/Ls(n)}] ...(10)
となる。
一方、上記キャパシタンスCsは、複数(n個とする。)の単位キャパシタ領域Cs(1)、Cs(2)、Cs(3)、...、Cs(n)を互いに並列接続して構成されている。なお、ここでは、単位キャパシタ領域の数として単位インダクタ領域の数と同じnを用いたが、数は同じであってもよいし、異なっていてもよい。
単位キャパシタ領域の集合体としての全体のキャパシタンスCsは、単位インダクタCs(1)、Cs(2)、Cs(3)、...、Cs(n)が、そのまま、各インダクタンスを表すものとすれば、
Cs=Cs(1)+Cs(2)+Cs(3)+...+Cs(n) ...(11)
となる。
単位キャパシタ領域の集合体としての全体のキャパシタンスCsは、単位インダクタCs(1)、Cs(2)、Cs(3)、...、Cs(n)が、そのまま、各インダクタンスを表すものとすれば、
Cs=Cs(1)+Cs(2)+Cs(3)+...+Cs(n) ...(11)
となる。
上記のようなインダクタLsにおいて、各単位インダクタのインダクタンスは互いに同値であってもよいし、また必ずしも同値でなくてもよい。要は、複数要素で構成されていることが必要である。同値の場合には、
Ls(1)=Ls(2)=Ls(3)=...=Ls(n)=Lso
とすると、上記(10)式は、
Ls=Lso/n ...(12)
となる。
Ls(1)=Ls(2)=Ls(3)=...=Ls(n)=Lso
とすると、上記(10)式は、
Ls=Lso/n ...(12)
となる。
同様に、上記のようなキャパシタCsにおいて、各単位キャパシタのキャパシタンスは互いに同値であってもよいし、また必ずしも同値でなくてもよい。要は、複数要素で構成されていることが必要である。同値の場合には、
Cs(1)=Cs(2)=Cs(3)=...=Cs(n)=Cso
とすると、上記(11)式は、
Cs=n・Cso ...(13)
となる。
Cs(1)=Cs(2)=Cs(3)=...=Cs(n)=Cso
とすると、上記(11)式は、
Cs=n・Cso ...(13)
となる。
なお、半導体チップ2は、図1以外にも種々の構成例がある。図2は、図16の構成を基にした、他の構成例による半導体チップ2を有する増幅器1の回路図である。半導体チップ2より後段の構成は図1と同様である。図2において、2個の電界効果トランジスタTr1,Tr2は互いに直列接続されている。また、各電界効果トランジスタTr1,Tr2のドレイン−ソース間に存在する容量性インピーダンスとしての第1キャパシタCds1,Cds2も、互いに直列接続されている。
また、図3は、図19の構成を基にした、さらに他の構成例による半導体チップ2を有する増幅器1の回路図である。半導体チップ2より後段の構成は図1と同様である。図3において、電界効果トランジスタ(Tr1,Tr2,Tr3)及び、第1キャパシタ(cds1,cds2,cds3)が、それぞれ3個並列接続され、並列動作するように構成されている。この場合、各トランジスタTr1,Tr2,Tr3のゲートには、共通の入力端子Pinから同一入力が与えられる。また、各トランジスタのドレインからの出力は、合成されて1つの出力となる。このような並列の構成によれば、図1の構成よりも高出力が得られる。なお、これは並列数が3の例であるが、必要に応じて任意の複数の並列数とすることができる。
《改良型実装技術》
《マイクロストリップ基板の第1実施形態》
次に、増幅器の改良型実装技術について説明する。
図4は、図3に示した増幅器1を、パッケージベース4に収めた状態を示す略図である。図において、半導体チップ2には、図3の電界効果トランジスタTr1,Tr2,Tr3及び第1キャパシタCds1,Cds2,Cds3が含まれている。半導体チップ2の上面には導電体からなる3枚のパッド21が設けられており、それぞれ、電界効果トランジスタTr1,Tr2,Tr3の各ドレインと接続された出力端子となっている。なお、電界効果トランジスタTr1,Tr2,Tr3の各ソースは、共通の接地側電路(図示せず。)に接続され、マイクロストリップ基板3や外部のリード線(図示せず。)と接続可能である。
《マイクロストリップ基板の第1実施形態》
次に、増幅器の改良型実装技術について説明する。
図4は、図3に示した増幅器1を、パッケージベース4に収めた状態を示す略図である。図において、半導体チップ2には、図3の電界効果トランジスタTr1,Tr2,Tr3及び第1キャパシタCds1,Cds2,Cds3が含まれている。半導体チップ2の上面には導電体からなる3枚のパッド21が設けられており、それぞれ、電界効果トランジスタTr1,Tr2,Tr3の各ドレインと接続された出力端子となっている。なお、電界効果トランジスタTr1,Tr2,Tr3の各ソースは、共通の接地側電路(図示せず。)に接続され、マイクロストリップ基板3や外部のリード線(図示せず。)と接続可能である。
半導体チップ2の隣には、矩形のマイクロストリップ基板3が設けられ、その上面には、インダクタLsを構成する横長格子状の導電部31と、第2キャパシタCsを構成する矩形の島状の導電部32とが形成されている。導電部32は、裏面に設けられた接地側電路の導電部(図示せず。)との間にマイクロストリップ基板3を挟んで平行平板コンデンサを構成するものである。また、導電部32は、導電部31と接続片33を介して繋がっており、電気的に互いに接続された関係にある。一方、3本のワイヤ5の一端は半導体チップ2における3つのパッド21にそれぞれ接続(ボンディングによる接続、以下同様。)され、他端は全て導電部31の一端(図の左端)近傍に接続されている。また、導電部31の他端近傍には、ワイヤ6の一端が接続され、このワイヤ6の他端は、外部リード7と接続されている。
図5は、図4のマイクロストリップ基板3のみを拡大して示す図である。図において、インダクタLsを構成する導電部31は、マイクロストリップ基板3上に配列された複数(ここでは6本)の短冊状の単位インダクタ領域31aと、これらを両端で相互に橋絡する接続片領域31bとによって構成されている。単位インダクタ領域31aは、例えば両端近傍の図の丸印(点線)に示す箇所をレーザで切除することにより、電気的に孤立した状態となり、全体のインダクタンスに寄与しなくなる。従って、必要に応じて何本か(この場合は6本中の1〜5本)の単位インダクタ領域31aについて、それらの両端をレーザで切除すれば、全体のインダクタンスを調整することができる。
具体的には、前述の(12)式におけるLsは、この場合、切除する単位インダクタ領域の本数によって、以下のようになる。
切除しない場合:Lso/6
1本切除する場合:Lso/5、
2本切除する場合:Lso/4
3本切除する場合:Lso/3
4本切除する場合:Lso/2
5本切除する場合:Lso
このように、インダクタLsのインダクタンスは、6種類に調整可能である。個々の単位インダクタ領域のインダクタンスは、精度良く形成することができるので、全体としても精度良く所望のインダクタンスを構成することができる。
切除しない場合:Lso/6
1本切除する場合:Lso/5、
2本切除する場合:Lso/4
3本切除する場合:Lso/3
4本切除する場合:Lso/2
5本切除する場合:Lso
このように、インダクタLsのインダクタンスは、6種類に調整可能である。個々の単位インダクタ領域のインダクタンスは、精度良く形成することができるので、全体としても精度良く所望のインダクタンスを構成することができる。
一方、第2キャパシタCsを構成する導電部32は、3つの単位キャパシタ領域32a,32b,32bと、単位キャパシタ領域32aと32bとの間を橋絡する接続片領域32cとによって構成されている。3つの単位キャパシタ領域32a,32b,32bは面積不均等であり、面積が大きい単位キャパシタ領域32aと、面積の小さい2個の単位キャパシタ領域32bとによって構成されている。2つの単位キャパシタ領域32bは、接続片領域32cをレーザで切除することにより、電気的に孤立した状態となり、全体のキャパシタンスに寄与しなくなる。従って、必要に応じて1又は2個の単位キャパシタ領域32bについて、それらの接続片領域32cをレーザで切除すれば、全体のキャパシタンスを調整することができる。
具体的には、例えば、単位キャパシタ領域32aのキャパシタンスをCs(1)、2つの単位キャパシタ領域32bの各キャパシタンスをCs(2)とすると、前述の(11)式により、全体のキャパシタンスCsは、切除する接続片領域の数によって、以下のようになる。
切除しない場合:Cs(1)+2Cs(2)
1個切除する場合:Cs(1)+Cs(2)
2個切除する場合:Cs(1)
このように、第2キャパシタCsのキャパシタンスは、3種類に調整可能である。2つの単位インダクタ領域32bのキャパシタンスは、精度良く形成することができるので、全体としても精度良く所望のキャパシタンスを構成することができる。
切除しない場合:Cs(1)+2Cs(2)
1個切除する場合:Cs(1)+Cs(2)
2個切除する場合:Cs(1)
このように、第2キャパシタCsのキャパシタンスは、3種類に調整可能である。2つの単位インダクタ領域32bのキャパシタンスは、精度良く形成することができるので、全体としても精度良く所望のキャパシタンスを構成することができる。
《マイクロストリップ基板の第2実施形態》
図6は、第2実施形態に係るマイクロストリップ基板3を示す図である。各部の実物の大きさを示す一例としての寸法を、図中に記載している。
図において、このマイクロストリップ基板3は、インダクタLsを構成する導電部31と、第2キャパシタCsを構成する導電部32とを備えている。インダクタLsを構成する導電部31は、マイクロストリップ基板3上に配列された複数(ここでは10本)の短冊状の単位インダクタ領域31aと、これらを両端で相互に橋絡する接続片領域31bとを有し、全体として横長の格子状に構成されている。
図6は、第2実施形態に係るマイクロストリップ基板3を示す図である。各部の実物の大きさを示す一例としての寸法を、図中に記載している。
図において、このマイクロストリップ基板3は、インダクタLsを構成する導電部31と、第2キャパシタCsを構成する導電部32とを備えている。インダクタLsを構成する導電部31は、マイクロストリップ基板3上に配列された複数(ここでは10本)の短冊状の単位インダクタ領域31aと、これらを両端で相互に橋絡する接続片領域31bとを有し、全体として横長の格子状に構成されている。
また、第2キャパシタCsを構成する導電部32は、マイクロストリップ基板3上にマトリックス状に配列された複数(ここでは10個)の矩形の単位キャパシタ領域32aと、これらの領域間を橋絡する接続片領域32cとによって構成されている。インダクタLsを構成する導電部31と、キャパシタCsを構成する導電部32とは、5個の接続片33を介して、互いに電気的に接続されている。
図6の導電部31,32の配置構成は、単位インダクタ領域31aの配列方向(図の上下方向)における中心線CLに対して、左右対称に構成されている。このような導電部の配置構成は、図5との比較により明らかなように、マイクロストリップ基板3全体の面積を有効に利用して、無駄な空き面積を抑制することができ、かつ、デバイスが対称であることから信号経路長に偏りがなくなる。その結果、マイクロストリップ基板をコンパクトにすることができ、かつ、電力合成が理想的になされる。
図6のマイクロストリップ基板3における導電部31,32のパターンは原形であり、ここから必要に応じてレーザカットによりインダクタンスやキャパシタンスを調整することができる。図7は、レーザにより、10本の単位インダクタ領域31aのうち、上から3本と、下から3本とにつき、各両端を切除した状態を示している。これにより、これら6本の単位インダクタ領域31aは、電気的に孤立した状態となり、全体のインダクタンスに寄与しなくなる。全体のインダクタンスは、中央の4本の単位インダクタ領域31aにより決まる。
また、図7は、レーザにより、10個の単位キャパシタ領域32aのうち、右上隅と右下隅の2個の単位キャパシタ領域32aにつき、隣接する単位キャパシタ領域32aとの間の接続片領域32c(各2箇所)を切除した状態を示している。これにより、これら2個の単位キャパシタ領域32aは、電気的に孤立した状態となり、全体のキャパシタンスに寄与しなくなる。全体のキャパシタンスは、残りの8個の単位キャパシタ領域32aにより決まる。
このようにして、レーザカットを施す単位インダクタ領域31aの数を選択することにより、インダクタLsのインダクタンスを、多段階に調整可能である。個々の単位インダクタ領域のインダクタンスは、精度良く形成することができるので、全体としても精度良く所望のインダクタンスを構成することができる。同様に、レーザカットを施す単位キャパシタ領域32aの数を選択することにより、第2キャパシタCsのキャパシタンスを、多段階に調整可能である。個々の単位キャパシタ領域のキャパシタンスは、精度良く形成することができるので、全体としても精度良く所望のインダクタンスを構成することができる。
図8は、図7に示したマイクロストリップ基板3を、パッケージベース4に収めた状態を示す略図である。図において、半導体チップ2には、図3の回路構成の並列数をさらに増やして5とした場合の電界効果トランジスタTr1〜Tr5及び第1キャパシタCds1〜Cds5が含まれている。半導体チップ2の上面には導電体からなる5枚のパッド21が設けられており、それぞれ、電界効果トランジスタTr1〜Tr5の各ドレインと接続された出力端子となっている。なお、電界効果トランジスタTr1〜Tr5の各ソースは、共通の接地側電路(図示せず。)に接続され、マイクロストリップ基板3や外部のリード線(図示せず。)と接続可能である。
一方、5本のワイヤ5の一端は半導体チップ2における5つのパッド21にそれぞれ接続され、他端は全て導電部31の接続片領域31bに接続されている。また、導電部32の単位キャパシタ領域32aの一つには、ワイヤ6の一端が接続され、このワイヤ6の他端は、外部リード7と接続されている。
《マイクロストリップ基板の第3実施形態》
図9は、第3実施形態に係るマイクロストリップ基板3を有する増幅器1をパッケージベース4に収めた状態を示す略図である。図8との比較により明らかなように、図9におけるマイクロストリップ基板3は、電気的な接続関係は同じであるが、単位インダクタ領域31aの配列方向(図の上下方向)に、単位インダクタ領域31aの配列ピッチが拡がっている。このような配置構成によれば、半導体チップ2の並列数が多くなって半導体チップ2のパッド21が、単位インダクタ領域31aの配列方向の広範囲に分布するようになっても、接続片領域31bがそれに応じて同方向に長く延びて形成される。その結果、複数本のワイヤ5の長さを相互に同一とすることができる。従って、複数本のワイヤ5における損失を、相互に均等にすることができる。
図9は、第3実施形態に係るマイクロストリップ基板3を有する増幅器1をパッケージベース4に収めた状態を示す略図である。図8との比較により明らかなように、図9におけるマイクロストリップ基板3は、電気的な接続関係は同じであるが、単位インダクタ領域31aの配列方向(図の上下方向)に、単位インダクタ領域31aの配列ピッチが拡がっている。このような配置構成によれば、半導体チップ2の並列数が多くなって半導体チップ2のパッド21が、単位インダクタ領域31aの配列方向の広範囲に分布するようになっても、接続片領域31bがそれに応じて同方向に長く延びて形成される。その結果、複数本のワイヤ5の長さを相互に同一とすることができる。従って、複数本のワイヤ5における損失を、相互に均等にすることができる。
《マイクロストリップ基板の第4実施形態》
図10は、第4実施形態に係るマイクロストリップ基板3を有する増幅器1をパッケージベース4に収めた状態を示す略図である。図10において、このマイクロストリップ基板3は、インダクタLsを構成する導電部31と、第2キャパシタCsを構成する導電部32とを備えている。インダクタLsを構成する導電部31は、図7,図8とほぼ同様の構成であるが、右側の接続片領域31bがワイヤ6をボンディングさせるために太くなっている。
図10は、第4実施形態に係るマイクロストリップ基板3を有する増幅器1をパッケージベース4に収めた状態を示す略図である。図10において、このマイクロストリップ基板3は、インダクタLsを構成する導電部31と、第2キャパシタCsを構成する導電部32とを備えている。インダクタLsを構成する導電部31は、図7,図8とほぼ同様の構成であるが、右側の接続片領域31bがワイヤ6をボンディングさせるために太くなっている。
また、第2キャパシタCsを構成する導電部32は、上記接続片領域31bの両端から、接続片33を介して、単位インダクタ領域31aの長手方向に平行に、かつ、インダクタLsを構成する導電部31が、単位インダクタ領域31aの配列方向(図の上下方向)に占める全領域の外側に位置するように配列されている。図示の例では、左端にある単位キャパシタ領域32aは、他の単位キャパシタ領域32aと切り離され、全体のキャパシタンスに寄与していない。
図10の導電部31,32の配置構成は、図8との比較により明らかなように、単位インダクタ領域31aの長手方向(図の横方向)における寸法が短縮され、コンパクトになっている。従って、増幅器1のパッケージベース4をコンパクトにすることができる。
《マイクロストリップ基板の第5実施形態》
図11は、第5実施形態に係るマイクロストリップ基板3を有する増幅器1をパッケージベース4に収めた状態を示す略図である。図11において、このマイクロストリップ基板3が、図10のマイクロストリップ基板3と異なる点は、インダクタLsを構成する導電部31の接続片領域31bに、複数(ここでは5箇所)のスリット32dが形成され、全体として櫛状に構成されている点である。このようなスリット32dの形成により、スリット間にワイヤ6をボンディングするとき、スリットが目盛りの役割を果たし、インダクタンスを再現性良く、変化させる事ができる。従って、ワイヤの端部をどこにボンディングするかによって、インダクタンスの再現性の良い微調整が可能となる。また、この場合、ワイヤ6を複数本用いてさらに細かいインダクタンス調整を行うことも可能である。なお、左側の接続片領域31bについても同様に、スリットを設けて櫛状の形状としてもよい。
図11は、第5実施形態に係るマイクロストリップ基板3を有する増幅器1をパッケージベース4に収めた状態を示す略図である。図11において、このマイクロストリップ基板3が、図10のマイクロストリップ基板3と異なる点は、インダクタLsを構成する導電部31の接続片領域31bに、複数(ここでは5箇所)のスリット32dが形成され、全体として櫛状に構成されている点である。このようなスリット32dの形成により、スリット間にワイヤ6をボンディングするとき、スリットが目盛りの役割を果たし、インダクタンスを再現性良く、変化させる事ができる。従って、ワイヤの端部をどこにボンディングするかによって、インダクタンスの再現性の良い微調整が可能となる。また、この場合、ワイヤ6を複数本用いてさらに細かいインダクタンス調整を行うことも可能である。なお、左側の接続片領域31bについても同様に、スリットを設けて櫛状の形状としてもよい。
《各実施形態に関する補足事項》
なお、例えば上記第2実施形態では、単位インダクタ領域31aと接続片領域31bとは予め互いに繋がっているものを原形導電部(図6)として、必要に応じて、レーザによる切除を行う製造方法により所望のパターン(図7)を形成するものとした。また、単位キャパシタ領域32aと接続片領域32cとの関係も同様である。
なお、例えば上記第2実施形態では、単位インダクタ領域31aと接続片領域31bとは予め互いに繋がっているものを原形導電部(図6)として、必要に応じて、レーザによる切除を行う製造方法により所望のパターン(図7)を形成するものとした。また、単位キャパシタ領域32aと接続片領域32cとの関係も同様である。
このことは、他の実施形態においても同様であり、より包括的に述べれば、このような製造方法は、基板上にm個の単位インピーダンス領域(31a,32a)が配列され、かつ、全ての単位インピーダンス領域間が接続片領域(31b,32c)によって橋絡された原形導電部を作成する第1工程と、m以下の数をnとして、(m−n)個の単位インピーダンス領域(31a,32a)について、その各々に連設された接続片領域又は当該接続片領域近傍の当該単位インピーダンス領域の両端をレーザで切除して、(m−n)個の単位インピーダンス領域を電気的に孤立させ、それ以外のn個の単位インピーダンス領域が相互に電気的に接続された状態とする第2工程とを含むものである。
しかしながら、これらとは全く逆の手順で結果的に同様のものを形成することも可能である。
しかしながら、これらとは全く逆の手順で結果的に同様のものを形成することも可能である。
すなわち、単位インダクタ領域31aと接続片領域31bとが予め互いに分離されているものを原形導電部(図12)として、必要に応じて、スポット的な蒸着により接続を行う製造方法により所望のパターン(図13)を形成することができる。この場合、図13における黒い部分が、蒸着を施した箇所である。単位キャパシタ領域32aに関しては、蒸着を施した箇所が、接続片領域32cとなる。
このことは、他の実施形態においても同様であり、より包括的に述べれば、インダクタンスを構成するマイクロストリップ基板の製造方法は、基板上にm個の短冊状の単位インダクタ領域(31a)が配列され、かつ、それらの両端に隙間を空けて、当該単位インダクタ領域の長手方向と直交する方向に延びる接続片領域(31b)を形成した原形導電部を作成する第1工程と、m以下のn個の単位インダクタ領域について、その各々の両端の前記隙間を蒸着により導電部で埋めて、n個の単位インダクタ領域が相互に電気的に接続された状態とし、それ以外の(m−n)個の単位インダクタ領域を電気的に孤立させる第2工程とを含むものである。
また、キャパシタンスを構成するマイクロストリップ基板の製造方法は、基板上にm個の単位キャパシタ領域(32a)が配列され、かつ、全ての単位キャパシタ領域が相互に絶縁された状態の原形導電部を作成する第1工程と、m以下のn個の単位キャパシタ領域について、各領域間を蒸着により橋絡する接続片領域(32c)を形成して、n個の単位キャパシタ領域が相互に電気的に接続された状態とし、それ以外の(m−n)個の単位キャパシタ領域を電気的に孤立させる第2工程とを含むものである。
以上のように、予め繋がっている箇所を必要に応じて切除するか、又は、予め分離されているものを必要に応じて接続するか、いずれの製造方法にしても、単位領域(単位インダクタ領域・単位キャパシタ領域)が既成部分として準備されている基本構成によって、このようなマイクロストリップ基板は、再現性の良い(例えば誰が、いつ、どこで、何回実施しても、所望のインダクタンス・キャパシタンスが得られる。)ものとなる。
なお、上記各実施形態において、レーザで切除する部位以外に予め絶縁物からなる保護膜を被着させることが好ましい。
この場合、保護膜が被着された部位は、その保護膜によって、金属飛沫が導電部に付着して起きる可能性のあるパターンショートを防止することができる。
この場合、保護膜が被着された部位は、その保護膜によって、金属飛沫が導電部に付着して起きる可能性のあるパターンショートを防止することができる。
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
1:増幅器、2:半導体チップ、3:マイクロストリップ基板、4:パッケージベース、5,6:ワイヤ、7:外部リード、21:パッド、31:導電部、31a:単位インダクタ領域、31b:接続片領域、32:導電部、32a,32b:単位キャパシタ領域、32c:接続片領域、33:接続片、Tr,Tr1〜Tr3:電界効果トランジスタ、Cds,Cds1〜Cds3:第1キャパシタ(容量性インピーダンス)、Ls:インダクタ/インダクタンス、Ls(1)〜Ls(n):単位インダクタ/インダクタンス、Cs:第2キャパシタ/キャパシタンス、Cs(1)〜Cs(n):単位キャパシタ/キャパシタンス、RL:抵抗、200:パッケージベース、201:半導体ダイチップ、202:パッド、203:平行平板コンデンサ、204:電極、205:ワイヤ、206:ワイヤ、207:外部リード、208:マイクロストリップ基板、209:マイクロストリップライン、210:平行平板コンデンサ、211:電極、212:導電部、Ls1,Ls2,Ls3,Ls−s;インダクタ
Claims (5)
- ドレイン−ソース間に容量性インピーダンスを有する電界効果トランジスタと、
前記容量性インピーダンスよりも後段に位置するように前記ドレインに接続されたインダクタ、及び、前記インダクタを介して前記容量性インピーダンスに並列接続されたキャパシタを、絶縁物からなる基板の表面に導電部を形成することによって構成するマイクロストリップ基板とを備え、
前記インダクタは、その基本波周波数でのインピーダンスが、前記容量性インピーダンス部のインピーダンス以上の値に設定されている増幅器であって、
前記インダクタを構成する導電部は、
前記基板上に配列された複数の単位インダクタ領域と、
前記複数のうちの一部又は全部の単位インダクタ領域を、それらの両端で相互に橋絡する接続片領域と
を有することを特徴とする増幅器。 - 前記キャパシタを構成する導電部は、前記基板上に配列された複数の単位キャパシタ領域と、前記複数のうちの一部又は全部の単位キャパシタ領域について、各領域間を橋絡する接続片領域とを有する請求項1記載の増幅器。
- 前記単位インダクタ領域の配列方向における中心線に対して、全ての前記導電部は、全体として左右対称に形成されている請求項2記載の増幅器。
- 前記単位インダクタ領域の配列方向において、全ての前記単位インダクタ領域が占める領域の外側に、前記単位キャパシタ領域が配列されている請求項2又は3に記載の増幅器。
- ドレイン−ソース間に容量性インピーダンスを有する電界効果トランジスタと、
前記容量性インピーダンスよりも後段に位置するように前記ドレインに接続されたインダクタ、及び、前記インダクタを介して前記容量性インピーダンスに並列接続されたキャパシタを、絶縁物からなる基板の表面に導電部を形成することによって構成するマイクロストリップ基板とを備え、
前記インダクタは、その基本波周波数でのインピーダンスが、前記容量性インピーダンス部のインピーダンス以上の値に設定されている増幅器であって、
前記キャパシタを構成する導電部は、
前記基板上に配列された複数の単位キャパシタ領域と、
前記複数のうちの一部又は全部の単位キャパシタ領域について、各領域間を橋絡する接続片領域と
を有することを特徴とする増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008183062A JP2010021961A (ja) | 2008-07-14 | 2008-07-14 | 増幅器 |
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JP2008183062A Pending JP2010021961A (ja) | 2008-07-14 | 2008-07-14 | 増幅器 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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CN109889168A (zh) * | 2018-03-20 | 2019-06-14 | 恩智浦美国有限公司 | 具有谐波终止电路的放大器装置 |
US11496102B2 (en) | 2018-05-28 | 2022-11-08 | Mitsubishi Electric Corporation | Amplifier |
-
2008
- 2008-07-14 JP JP2008183062A patent/JP2010021961A/ja active Pending
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CN109889168B (zh) * | 2018-03-20 | 2023-06-30 | 恩智浦美国有限公司 | 具有谐波终止电路的放大器装置 |
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