JPS59145569A - マルチコレクタ縦型pnpトランジスタ - Google Patents
マルチコレクタ縦型pnpトランジスタInfo
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- JPS59145569A JPS59145569A JP2003583A JP2003583A JPS59145569A JP S59145569 A JPS59145569 A JP S59145569A JP 2003583 A JP2003583 A JP 2003583A JP 2003583 A JP2003583 A JP 2003583A JP S59145569 A JPS59145569 A JP S59145569A
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- Japan
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- epitaxial layer
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- 238000009792 diffusion process Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 230000008961 swelling Effects 0.000 claims description 3
- 230000003321 amplification Effects 0.000 abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 102000008817 Trefoil Factor-1 Human genes 0.000 description 1
- 108010088412 Trefoil Factor-1 Proteins 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Engineering & Computer Science (AREA)
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は単一のエミッタおよびベースに結合されて複数
のコレクタを有する縦型PNP トランジスタ、いわゆ
るマルチコレクタ縦型PNP )7ンジスタに関するも
のである。
のコレクタを有する縦型PNP トランジスタ、いわゆ
るマルチコレクタ縦型PNP )7ンジスタに関するも
のである。
従来例の構成とその問題点
マ/L、 −1−=IレクタpNP )ランジスタは、
たとえば電流ミラー結合による電流源回路などに広く用
いられるが、従来、高集積化に有利な構造であるために
、横型構造のものが多く実用されている。
たとえば電流ミラー結合による電流源回路などに広く用
いられるが、従来、高集積化に有利な構造であるために
、横型構造のものが多く実用されている。
しかしながら、従来のマルチコレクタ横型PNPトラン
ジスタでは、一般に数ミクロン(μm)から十数ミクロ
ン(μm)に設定されるベース幅の精度が拡散用のマス
ク精度に左右され、この結果、トランジスタ特性のばら
つきが犬であるという問題点があるとともに、通常のバ
イポーラ集積回路内に組み込まれる縦型のPNP )ラ
ンジスタにくらべて、電流増幅率ならびにコレクタ遮断
周波数などの特性が劣っているという知1点を有する。
ジスタでは、一般に数ミクロン(μm)から十数ミクロ
ン(μm)に設定されるベース幅の精度が拡散用のマス
ク精度に左右され、この結果、トランジスタ特性のばら
つきが犬であるという問題点があるとともに、通常のバ
イポーラ集積回路内に組み込まれる縦型のPNP )ラ
ンジスタにくらべて、電流増幅率ならびにコレクタ遮断
周波数などの特性が劣っているという知1点を有する。
発明の目的
本発明は縦型構造によって高集積化にも適するマルチコ
レクタPNP)ランジスタを提供するものである。
レクタPNP)ランジスタを提供するものである。
発明の構成
本発明は、要約するに、P形半導体基板上にn形埋込み
分離層および多分割されたP形埋込み層をlet層して
有し、かつ、前記n形およびP形の各埋込み層をおおっ
て前記P形半導体基板上にn形エピタキシャル層をそな
え、さらに、前記n形エピタキシャル層内に浅いP膨拡
散層、前記多分割イ されたP形埋込みj
−に達するP形多分割拡散領域および前記P形半導体基
板に達して前記n形エピタキシ斗ル層を島状に分離する
P形拡散分離領域をそなえだマルチコレクタ縦型PNP
)ランジスタであシ、これによれば、電流増幅率、高周
波特性、さらには電流バランスのすぐれたマルチコレク
タトランジスタが得られる。
分離層および多分割されたP形埋込み層をlet層して
有し、かつ、前記n形およびP形の各埋込み層をおおっ
て前記P形半導体基板上にn形エピタキシャル層をそな
え、さらに、前記n形エピタキシャル層内に浅いP膨拡
散層、前記多分割イ されたP形埋込みj
−に達するP形多分割拡散領域および前記P形半導体基
板に達して前記n形エピタキシ斗ル層を島状に分離する
P形拡散分離領域をそなえだマルチコレクタ縦型PNP
)ランジスタであシ、これによれば、電流増幅率、高周
波特性、さらには電流バランスのすぐれたマルチコレク
タトランジスタが得られる。
実施例の説明
第1図および第2図は本発明実施例のマルチコレクタ縦
型PNP)う/ジスタの平面パターン図およびそのA
−k’断面を現わす一部断面斜視図である。この半導体
装置は、P形シリコン基板1の表面部に予めn形の埋込
み層2および多分割されたP形の埋込み層3を形成して
おき、この上にn形エピタキシャル層4を形成し、つい
で、P形拡散分離領域5.P形多分割払散領域6.浅い
P膨拡散層7.ならびにn形コンタクト層8をそれぞれ
形成した構造である。このとき、P形拡散分離領域5は
、予め、基板1の表面部に不純物層を設けておき、それ
がn形エピタキシャル層4の成長過程で表面側に拡散さ
れる領域と結合されて、結果としてP形基板1に達する
ように形成され、同領域5が環状に形成されてn形エピ
タキシャル層4を島状に分離する。まだ、多分割された
P形埋込み層3とP形多分割拡散領域6との結合も前述
のP形拡散分離領域5の形成方法に準じて行なわれる。
型PNP)う/ジスタの平面パターン図およびそのA
−k’断面を現わす一部断面斜視図である。この半導体
装置は、P形シリコン基板1の表面部に予めn形の埋込
み層2および多分割されたP形の埋込み層3を形成して
おき、この上にn形エピタキシャル層4を形成し、つい
で、P形拡散分離領域5.P形多分割払散領域6.浅い
P膨拡散層7.ならびにn形コンタクト層8をそれぞれ
形成した構造である。このとき、P形拡散分離領域5は
、予め、基板1の表面部に不純物層を設けておき、それ
がn形エピタキシャル層4の成長過程で表面側に拡散さ
れる領域と結合されて、結果としてP形基板1に達する
ように形成され、同領域5が環状に形成されてn形エピ
タキシャル層4を島状に分離する。まだ、多分割された
P形埋込み層3とP形多分割拡散領域6との結合も前述
のP形拡散分離領域5の形成方法に準じて行なわれる。
これにより、ベース幅がP形埋込み層3と浅いP膨拡散
層7との間のn形エピタキシャル層4の厚みになり、拡
散工程でよく制御されたものになる。なお、この実施例
では、P形埋込み層3とP形拡散領域6とを環状のP形
拡散分離領域5の内側に沿って8等分に分割したが、こ
の分割数および形状は比較的自由な設計が可能である。
層7との間のn形エピタキシャル層4の厚みになり、拡
散工程でよく制御されたものになる。なお、この実施例
では、P形埋込み層3とP形拡散領域6とを環状のP形
拡散分離領域5の内側に沿って8等分に分割したが、こ
の分割数および形状は比較的自由な設計が可能である。
そして、この装置の最表部には二酸化シリコン膜による
保護絶縁膜9およびこれに開孔されたコンタクト窓を通
じて各部に接触された電極層10゜11.12が設けら
れ、これらは、それぞれ、ユミノタ電極層10.ベース
電極層11および多分割の各コレクタ電極層12となる
。
保護絶縁膜9およびこれに開孔されたコンタクト窓を通
じて各部に接触された電極層10゜11.12が設けら
れ、これらは、それぞれ、ユミノタ電極層10.ベース
電極層11および多分割の各コレクタ電極層12となる
。
以上にのべた実施例構造は、コレクタ電極が8分割され
たマルチコレクタ縦型PNP トランジスタであり、通
常のバイポーラ集積回路の製造技術ともよく適合してお
り、また、ベース幅も拡散工程で1俺実に割部1される
ので、トランジスタとしての性能も、集積回路要素中の
バイポーラトランジスタと同等に高電流増幅率、かつ、
同波数特性、電流バランスのよいものKなる。
たマルチコレクタ縦型PNP トランジスタであり、通
常のバイポーラ集積回路の製造技術ともよく適合してお
り、また、ベース幅も拡散工程で1俺実に割部1される
ので、トランジスタとしての性能も、集積回路要素中の
バイポーラトランジスタと同等に高電流増幅率、かつ、
同波数特性、電流バランスのよいものKなる。
発明の効果
本発明によれば、マルチコレクタ構造で縦型のPNP)
ランジスタが容易に実現できる。まだ、本発明のマルチ
コレクタ縦型PNP トランジスタは電流増幅率、周波
数特性ならびに電流バランスのいずれの特性面でも高特
性かつ安定性がすぐれており、集積回路の特性向上に寄
与するものである。
ランジスタが容易に実現できる。まだ、本発明のマルチ
コレクタ縦型PNP トランジスタは電流増幅率、周波
数特性ならびに電流バランスのいずれの特性面でも高特
性かつ安定性がすぐれており、集積回路の特性向上に寄
与するものである。
第1図および第2図は本発明実施例装置の平面パターン
図およびその一部断面斜視図である。 1・・・・・・P形シリコン基板、2・・・・・・n形
埋込み層、3・・・・・・P形(多分割)埋込み層、4
・・・・・・n形エピタキシャル層、5・・・・・・P
形拡散分離領域、691.・・P形(多分割)拡散領域
、7・・・・・・P膨拡散層、8・・・・・・n+形拡
散層、8・・・・・n+形コンタクト領域、9・・・・
・・二酸化シリコン膜、10・・・・・エミッタ電極層
、11・・・・・・ヘースtff1層、12・・・・・
・コレクタ(マルチ)電極層。
図およびその一部断面斜視図である。 1・・・・・・P形シリコン基板、2・・・・・・n形
埋込み層、3・・・・・・P形(多分割)埋込み層、4
・・・・・・n形エピタキシャル層、5・・・・・・P
形拡散分離領域、691.・・P形(多分割)拡散領域
、7・・・・・・P膨拡散層、8・・・・・・n+形拡
散層、8・・・・・n+形コンタクト領域、9・・・・
・・二酸化シリコン膜、10・・・・・エミッタ電極層
、11・・・・・・ヘースtff1層、12・・・・・
・コレクタ(マルチ)電極層。
Claims (1)
- P形半導体基板上にn形埋込み分離層および多分割され
たP形埋込み層を積層して有し、かつ、前記n形および
P形の各埋込み層をおおって前記P形半導体基板」二に
n形エピタキシャル層をそなえ、さらに、前記n形エピ
タキシャル層内に浅いP膨拡散層、前記多分割されだP
形埋込み層に達するP形多分割拡散領域および前記P形
半導体基板に達して前記n形エヒリキシャル層を島状に
分離するP形拡散分離領域をそなえだマルチコレクタ縦
型PNP)ランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003583A JPS59145569A (ja) | 1983-02-09 | 1983-02-09 | マルチコレクタ縦型pnpトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003583A JPS59145569A (ja) | 1983-02-09 | 1983-02-09 | マルチコレクタ縦型pnpトランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59145569A true JPS59145569A (ja) | 1984-08-21 |
Family
ID=12015805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003583A Pending JPS59145569A (ja) | 1983-02-09 | 1983-02-09 | マルチコレクタ縦型pnpトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59145569A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH025532A (ja) * | 1988-02-04 | 1990-01-10 | Sgs Thomson Microelettronica Spa | pnp型の縦型孤立コレクタトランジスタ |
US5032234A (en) * | 1988-12-20 | 1991-07-16 | Minolta Camera Kabushiki Kaisha | Process for plating a printed circuit board |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4879584A (ja) * | 1972-01-25 | 1973-10-25 |
-
1983
- 1983-02-09 JP JP2003583A patent/JPS59145569A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4879584A (ja) * | 1972-01-25 | 1973-10-25 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH025532A (ja) * | 1988-02-04 | 1990-01-10 | Sgs Thomson Microelettronica Spa | pnp型の縦型孤立コレクタトランジスタ |
US5032234A (en) * | 1988-12-20 | 1991-07-16 | Minolta Camera Kabushiki Kaisha | Process for plating a printed circuit board |
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