JPH0653639B2 - 化合物半導体単結晶の製造方法 - Google Patents
化合物半導体単結晶の製造方法Info
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- JPH0653639B2 JPH0653639B2 JP1153481A JP15348189A JPH0653639B2 JP H0653639 B2 JPH0653639 B2 JP H0653639B2 JP 1153481 A JP1153481 A JP 1153481A JP 15348189 A JP15348189 A JP 15348189A JP H0653639 B2 JPH0653639 B2 JP H0653639B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、化合物半導体単結晶の製造方法に係り、特に
単結晶育成後における熱処理方法に関する。
単結晶育成後における熱処理方法に関する。
［従来技術］ 化合物半導体単結晶を製造する方法としては、当該結晶
の融液に種結晶を浸漬してこれを引き上げていき単結晶
を育成する方法や、当該結晶の融液を徐々に固化させ単
結晶を育成する方法がある。特に、前者に属する方法と
しては液体封止チョクラルスキー法（ＬＥＣ法）が、後
者に属する方法としては徐冷法（ＧＦ法）、水平ブリッ
ジマン法（ＨＢ法）、垂直ブリッジマン法（ＶＢ法）が
知られている。
の融液に種結晶を浸漬してこれを引き上げていき単結晶
を育成する方法や、当該結晶の融液を徐々に固化させ単
結晶を育成する方法がある。特に、前者に属する方法と
しては液体封止チョクラルスキー法（ＬＥＣ法）が、後
者に属する方法としては徐冷法（ＧＦ法）、水平ブリッ
ジマン法（ＨＢ法）、垂直ブリッジマン法（ＶＢ法）が
知られている。
しかし、このような各種の単結晶の育成法は、それぞれ
差異はあるものの、基本的には結晶と融液の間に温度勾
配を生じさせ、融液から結晶を固化させるものである。
つまり、結晶成長が起こっている固液界面を融点にあっ
ても、既に結晶が成長した部分は常に融点よりより低温
にさらされていることになる。従つて、上述の化合物半
導体単結晶の育成法本質的に育成結晶内の特性が不均一
となることが避けられないものである。
差異はあるものの、基本的には結晶と融液の間に温度勾
配を生じさせ、融液から結晶を固化させるものである。
つまり、結晶成長が起こっている固液界面を融点にあっ
ても、既に結晶が成長した部分は常に融点よりより低温
にさらされていることになる。従つて、上述の化合物半
導体単結晶の育成法本質的に育成結晶内の特性が不均一
となることが避けられないものである。
そのために、これら化合物半導体単結晶から切り出した
ウェーハを電子デバイスに用いても、ウェーハ面内でデ
バイス特性のバラツキが大きく、歩留まりが低下する問
題がある。すなわち、例えばアンドープまたはＣｒドー
プＧａＡｓ単結晶のウェーハは、イオン注入型のＦＥＴ
等の電子デバイスに用いられるが、上述したウェーハ面
内での不均一特性のために、ウェーハ上に作成した数多
くのＦＥＴの各しきい値電圧Ｖｔｈがバラついてしまう
という問題がある。
ウェーハを電子デバイスに用いても、ウェーハ面内でデ
バイス特性のバラツキが大きく、歩留まりが低下する問
題がある。すなわち、例えばアンドープまたはＣｒドー
プＧａＡｓ単結晶のウェーハは、イオン注入型のＦＥＴ
等の電子デバイスに用いられるが、上述したウェーハ面
内での不均一特性のために、ウェーハ上に作成した数多
くのＦＥＴの各しきい値電圧Ｖｔｈがバラついてしまう
という問題がある。
従来、ウェーハ面内での特性のバラツキを低減させるた
め、真空の石英アンプル中で単結晶のインゴットを６２
０〜１０００℃で熱処理するインゴットアニール法がＲ
ｕｍｓｂｙらによって提案され、その後このインゴット
アニール法については種々の方法が提案されている（例
えば特開昭６１−２０１７００号公報、特開昭６１−２
２２９９９号公報、特開号６２−２１６９９号公報、特
開昭６２−２１８００号公報、特開昭６２−１６２７０
０号公報）。
め、真空の石英アンプル中で単結晶のインゴットを６２
０〜１０００℃で熱処理するインゴットアニール法がＲ
ｕｍｓｂｙらによって提案され、その後このインゴット
アニール法については種々の方法が提案されている（例
えば特開昭６１−２０１７００号公報、特開昭６１−２
２２９９９号公報、特開号６２−２１６９９号公報、特
開昭６２−２１８００号公報、特開昭６２−１６２７０
０号公報）。
［発明が解決しようとする課題］ しかし、上記従来のインゴットアニール法では、確かに
抵抗率や移動度をウェーハ面内で均一化でき、フォトル
ミネッセンス像をウェーハ面内で均一化できるものの、
ＦＥＴのウェーハ面内でしきい値電圧Ｖｔｈのバラツキ
を充分に小さくすることはできなかった。
抵抗率や移動度をウェーハ面内で均一化でき、フォトル
ミネッセンス像をウェーハ面内で均一化できるものの、
ＦＥＴのウェーハ面内でしきい値電圧Ｖｔｈのバラツキ
を充分に小さくすることはできなかった。
そこで、発明者らはカソードルミネッセンス像に注目し
て種々の熱処理法を実施した。カソードルミネッセンス
像は、走査電子顕微鏡に反射鏡や光検出器を加えて改造
することにより、容易に測定することができる。特に、
カソードルミネッセンス像は０．５〜１μｍの分解能で
ミクロな像を得ることができるので、フォトルミネッセ
ンス像（分解能１０〜１００μｍ）で均一なウェーハで
あっても、カソードルミネッセンス像によれば不均一で
あることを測定できる。ＧａＡｓ単結晶については、カ
ソードルミネッセンス像は古くから測定されており、い
かなるＧａＡｓ単結晶においてもその像は不均一である
ことが知られている。実際、従来の種々の熱処理法を適
用した単結晶について、カソードルミネッセンスの測定
を行なった結果、いずれの熱処理法を適用した単結晶で
あってもカソードルミネッセンス像は完全に均一化され
ていなかった。カソードルミネッセンス像が不均一であ
るということは、結晶内で不純物やＥＬ２などの固有欠
陥が不均一に分布していることが原因であると考えら
れ、このような不均一分布のために、ＦＥＴのしきい値
電圧Ｖｔｈにバラツキを生じるものと考えられる。
て種々の熱処理法を実施した。カソードルミネッセンス
像は、走査電子顕微鏡に反射鏡や光検出器を加えて改造
することにより、容易に測定することができる。特に、
カソードルミネッセンス像は０．５〜１μｍの分解能で
ミクロな像を得ることができるので、フォトルミネッセ
ンス像（分解能１０〜１００μｍ）で均一なウェーハで
あっても、カソードルミネッセンス像によれば不均一で
あることを測定できる。ＧａＡｓ単結晶については、カ
ソードルミネッセンス像は古くから測定されており、い
かなるＧａＡｓ単結晶においてもその像は不均一である
ことが知られている。実際、従来の種々の熱処理法を適
用した単結晶について、カソードルミネッセンスの測定
を行なった結果、いずれの熱処理法を適用した単結晶で
あってもカソードルミネッセンス像は完全に均一化され
ていなかった。カソードルミネッセンス像が不均一であ
るということは、結晶内で不純物やＥＬ２などの固有欠
陥が不均一に分布していることが原因であると考えら
れ、このような不均一分布のために、ＦＥＴのしきい値
電圧Ｖｔｈにバラツキを生じるものと考えられる。
また従来、単結晶のインゴットを２段階でアニールする
ことも行われているが、この方法によれば、ＡＢエッチ
ングにより出現する微小欠陥（卵状ピット）の密度は常
に高くなってしまった。発明者らは、ＡＢエッチングに
より出現する微小欠陥密度とＦＥＴ特性との相関性を調
べた。その結果、微小欠陥がＦＥＴのゲート部に現われ
る場合、そのＦＥＴのしきい値電圧Ｖｔｈが変動し、特
定の電圧範囲に制御できないという事実を見出した。
ことも行われているが、この方法によれば、ＡＢエッチ
ングにより出現する微小欠陥（卵状ピット）の密度は常
に高くなってしまった。発明者らは、ＡＢエッチングに
より出現する微小欠陥密度とＦＥＴ特性との相関性を調
べた。その結果、微小欠陥がＦＥＴのゲート部に現われ
る場合、そのＦＥＴのしきい値電圧Ｖｔｈが変動し、特
定の電圧範囲に制御できないという事実を見出した。
すなわち、従来の単結晶育成後の熱処理法では、カソー
ドルミネッセンス像が均一でかつＡＢエッチングにより
出現する微小欠陥が少ないウェーハを得ることができな
いため、ウェーハ上に作成した電子デバイスの特性が安
定せず、デバイスの歩留りが低下するという問題があっ
た。
ドルミネッセンス像が均一でかつＡＢエッチングにより
出現する微小欠陥が少ないウェーハを得ることができな
いため、ウェーハ上に作成した電子デバイスの特性が安
定せず、デバイスの歩留りが低下するという問題があっ
た。
本発明は、かかる従来の問題点を鑑みてなされたもの
で、カソードルミネッセンス像が均一でかつＡＢエッチ
ングにより出現する微小欠陥の少ないウェーハを得るこ
とができる化合物半導体単結晶の製造方法を提供するこ
とを目的とする。
で、カソードルミネッセンス像が均一でかつＡＢエッチ
ングにより出現する微小欠陥の少ないウェーハを得るこ
とができる化合物半導体単結晶の製造方法を提供するこ
とを目的とする。
［課題を解決するための手段］ 上記目的を達成するために、本発明は、化合物半導体単
結晶を製造するにあたり、育成された化合物半導体単結
晶のウェーハを、真空の石英アンプル中で、１１００℃
を越え融点未満の温度で３０分以上保持して第１段階ア
ニールを行ない、次に１〜３０℃／minの降温速度で室
温まで冷却し、該ウェーハをエッチングし、その後非酸
化性雰囲気中で、７５０℃以上１１００℃以下の温度で
２０分以上保持して第２段階アニールを行なった後、室
温まで冷却を行なうようにした。
結晶を製造するにあたり、育成された化合物半導体単結
晶のウェーハを、真空の石英アンプル中で、１１００℃
を越え融点未満の温度で３０分以上保持して第１段階ア
ニールを行ない、次に１〜３０℃／minの降温速度で室
温まで冷却し、該ウェーハをエッチングし、その後非酸
化性雰囲気中で、７５０℃以上１１００℃以下の温度で
２０分以上保持して第２段階アニールを行なった後、室
温まで冷却を行なうようにした。
本発明において、第１段階アニールを行なった後、１〜
３０℃／minの降温速度で冷却することとしたのは、降
温速度が１℃／minより遅いと第２段階アニールを行な
ってもカソードルミネッセンス像の均一化が図れず、ま
た降温速度が３０℃／minより速いと結晶にスリップラ
インが入ってしまい転位密度が増加するからである。ま
た、第２段階アニールのアニール温度は９００〜１００
０℃が最も好ましく、アニール時間は１時間以上が好ま
しい。さらに、第２段階アニールを行なう際の雰囲気
は、例えばＡｒガスのような不活性ガス、窒素ガス、水
素ガス、ＡｓＨ3ガスまたは真空雰囲気等の非酸性雰囲
気がよい。
３０℃／minの降温速度で冷却することとしたのは、降
温速度が１℃／minより遅いと第２段階アニールを行な
ってもカソードルミネッセンス像の均一化が図れず、ま
た降温速度が３０℃／minより速いと結晶にスリップラ
インが入ってしまい転位密度が増加するからである。ま
た、第２段階アニールのアニール温度は９００〜１００
０℃が最も好ましく、アニール時間は１時間以上が好ま
しい。さらに、第２段階アニールを行なう際の雰囲気
は、例えばＡｒガスのような不活性ガス、窒素ガス、水
素ガス、ＡｓＨ3ガスまたは真空雰囲気等の非酸性雰囲
気がよい。
［作用］ 上記構成の化合物半導体単結晶の製造方法によれば、第
１段階アニールを行なった後、１〜３０℃／minの降温
速度で室温まで冷却を行なうことにより、ＡＢエッチン
グにより出現する微小欠陥の密度を低減させることがで
きる。しかし、このままでは均一なカソードルミネッセ
ンス像を得ることができない。そこで、当該ウェーハを
エッチングし、第２段階のアニールを行なった後、室温
まで冷却を行なうことにより、ＡＢエッチングにより出
現する微小欠陥が少なく、しかもウェーハ面内のカソー
ドルミネッセンス像を均一にすることができる。
１段階アニールを行なった後、１〜３０℃／minの降温
速度で室温まで冷却を行なうことにより、ＡＢエッチン
グにより出現する微小欠陥の密度を低減させることがで
きる。しかし、このままでは均一なカソードルミネッセ
ンス像を得ることができない。そこで、当該ウェーハを
エッチングし、第２段階のアニールを行なった後、室温
まで冷却を行なうことにより、ＡＢエッチングにより出
現する微小欠陥が少なく、しかもウェーハ面内のカソー
ドルミネッセンス像を均一にすることができる。
なお、第１段階アニールを単結晶のインゴットの状態で
行なった場合には、第２段階アニールをウェーハの状態
で行なっても、微小欠陥の密度が増加してしまう。すな
わち、第１段階および第２段階のアニールをともにウェ
ーハの状態で行なうことにより、微小欠陥が少なくかつ
カソードルミネッセンス像の均一なものを得ることがで
きる。
行なった場合には、第２段階アニールをウェーハの状態
で行なっても、微小欠陥の密度が増加してしまう。すな
わち、第１段階および第２段階のアニールをともにウェ
ーハの状態で行なうことにより、微小欠陥が少なくかつ
カソードルミネッセンス像の均一なものを得ることがで
きる。
［実施例１］ 先ず、ＬＥＣ法により直径５５mm、直胴部長さ１２０mm
の半絶縁性アンドープＧａＡｓ単結晶を育成した。次
に、この単結晶の上下端を切断し、円筒研削を施してオ
リエンテーションフラットを形成した後、ウェーハリン
グを行ない、エッチング、洗浄を行なった。その後、こ
れらのウェーハを６０枚づつ石英アンプル内に真空封入
し、その石英アンプルを熱処理炉内にセットした。
の半絶縁性アンドープＧａＡｓ単結晶を育成した。次
に、この単結晶の上下端を切断し、円筒研削を施してオ
リエンテーションフラットを形成した後、ウェーハリン
グを行ない、エッチング、洗浄を行なった。その後、こ
れらのウェーハを６０枚づつ石英アンプル内に真空封入
し、その石英アンプルを熱処理炉内にセットした。
そして、第１段階アニールとして１１５０℃で５時間熱
処理した。この際、ウェーハ熱分解を防止するため、１
１５０℃でＡｓ圧が１気圧となるように、石英アンプル
中にＡｓを入れた。その後、２０℃／minの降温速度で
室温まで冷却し、熱処理したウェーハをエッチングし、
洗浄した。次に、第２段階アニールとして、上記ウェー
ハを窒素ガス雰囲気中で、９５０℃で１０時間熱処理し
た。そして、２０℃／minの降温速度で室温まで冷却
し、石英アンプルを熱処理炉から取り出した。
処理した。この際、ウェーハ熱分解を防止するため、１
１５０℃でＡｓ圧が１気圧となるように、石英アンプル
中にＡｓを入れた。その後、２０℃／minの降温速度で
室温まで冷却し、熱処理したウェーハをエッチングし、
洗浄した。次に、第２段階アニールとして、上記ウェー
ハを窒素ガス雰囲気中で、９５０℃で１０時間熱処理し
た。そして、２０℃／minの降温速度で室温まで冷却
し、石英アンプルを熱処理炉から取り出した。
［実施例２］ 実施例１と同一のサンプルを用意し同一の条件で第１段
階アニールを行なった後、降温速度のみ変え３℃／min
で室温まで冷却し、洗浄した後実施例１と同一の条件で
第２段階アニールを行ない、２０℃／minの降温速度で
室温まで冷却した。
階アニールを行なった後、降温速度のみ変え３℃／min
で室温まで冷却し、洗浄した後実施例１と同一の条件で
第２段階アニールを行ない、２０℃／minの降温速度で
室温まで冷却した。
（比較例１） 上記実施例と同様にして単結晶を育成した。次に、その
単結晶の上下端を切断した後、３個のブロック（長さ４
０mm）に切断し、同筒研削を施し、エッチングを行なっ
た。その後、これらブロックを石英アンプル内に真空封
入し、その石英アンプルを熱処理炉内にセットした。
単結晶の上下端を切断した後、３個のブロック（長さ４
０mm）に切断し、同筒研削を施し、エッチングを行なっ
た。その後、これらブロックを石英アンプル内に真空封
入し、その石英アンプルを熱処理炉内にセットした。
そして、第１段階アニールとして１１５０℃で５時間熱
処理した。その後、２０℃／minの降温速度で室温まで
冷却した。そして、熱処理後のブロックを、厚さ０．７
５mmにウェーハリングした後、ウェーハをエッチング、
洗浄した。次に、第２段階アニールとして、上記ウェー
ハを窒素ガス雰囲気の石英アンプル中で、９５０℃で１
０時間熱処理した。そして、２０℃／minの降温速度で
室温まで冷却し、石英アンプルを熱処理炉から取り出し
た。
処理した。その後、２０℃／minの降温速度で室温まで
冷却した。そして、熱処理後のブロックを、厚さ０．７
５mmにウェーハリングした後、ウェーハをエッチング、
洗浄した。次に、第２段階アニールとして、上記ウェー
ハを窒素ガス雰囲気の石英アンプル中で、９５０℃で１
０時間熱処理した。そして、２０℃／minの降温速度で
室温まで冷却し、石英アンプルを熱処理炉から取り出し
た。
また、比較例２として、単結晶育成後に熱処理を施して
いないアズグローン結晶のウェーハを得た。
いないアズグローン結晶のウェーハを得た。
次に、上記実施例１，２および比較例１，２で得られた
ウェーハを通常のプロセスで鏡面研磨し、種々の評価を
実施した。評価結果を次表に示す。
ウェーハを通常のプロセスで鏡面研磨し、種々の評価を
実施した。評価結果を次表に示す。
ウェーハにＳｉを１００ＫｅＶ、ドーズ量２×１０12／
cm2でイオン注入した後、Ｓｉ3Ｎ4膜のキャップアニー
ルは、Ｎ2ガス気流中８３０℃で１０分間アニールし、
活性層を形成した。その後、活性層上にゲート電極とソ
ース・ドレイン電極を形成してＦＥＴを作成し、評価し
た。ソース・ドレイン電極にはＡｕ−Ｇｅ／Ｎｉ／Ａｕ
を、ゲート電極にはＴｉ／Ｐｔ／Ａｕを用いた。ゲート
長は２μｍ、ゲート幅は５μｍ、ソース・ドレイン間は
６μｍとした。
cm2でイオン注入した後、Ｓｉ3Ｎ4膜のキャップアニー
ルは、Ｎ2ガス気流中８３０℃で１０分間アニールし、
活性層を形成した。その後、活性層上にゲート電極とソ
ース・ドレイン電極を形成してＦＥＴを作成し、評価し
た。ソース・ドレイン電極にはＡｕ−Ｇｅ／Ｎｉ／Ａｕ
を、ゲート電極にはＴｉ／Ｐｔ／Ａｕを用いた。ゲート
長は２μｍ、ゲート幅は５μｍ、ソース・ドレイン間は
６μｍとした。
また、第１図（ａ），（ｂ），（ｃ），（ｄ）にウェー
ハ面内での抵抗率分布を示し、第２図（ａ），（ｂ），
（ｃ）に２００倍の倍率で観察したカソードルミネッセ
ンス像の写真を示す。第１図において、（ａ）は実施例
１によるもの、（ｂ）は実施例２によるもの、（ｃ）は
比較例１によるもの、（ｄ）は比較例２によるものの各
特性を、また第２図において（ａ）は実施例１によるも
の、（ｂ）は比較例１によるもの、（ｃ）は比較例２に
よるものの各カソードルミネッセンス像の写真を示す。
実施例２により得られたウェーハのカソードルミネッセ
ンス像は実施例１のそれとほぼ同じものであった。
ハ面内での抵抗率分布を示し、第２図（ａ），（ｂ），
（ｃ）に２００倍の倍率で観察したカソードルミネッセ
ンス像の写真を示す。第１図において、（ａ）は実施例
１によるもの、（ｂ）は実施例２によるもの、（ｃ）は
比較例１によるもの、（ｄ）は比較例２によるものの各
特性を、また第２図において（ａ）は実施例１によるも
の、（ｂ）は比較例１によるもの、（ｃ）は比較例２に
よるものの各カソードルミネッセンス像の写真を示す。
実施例２により得られたウェーハのカソードルミネッセ
ンス像は実施例１のそれとほぼ同じものであった。
上記表、第１図（ａ）〜（ｄ）および第２図（ａ）〜
（ｃ）から判るように、実施例で得られたウェーハは、
比較例のものに比し、抵抗率および移動度のバラツキが
極めて小さく、ＡＢエッチングによる微小欠陥密度も小
さく、またカソードルミネッセンス像も均一であった。
さらに、このウェーハを用いて作成したＦＥＴのしきい
値電圧Ｖｔｈのバタツキ（σＶｔｈ）も比較例に比べて
著しく小さく、非常に安定した特性を有するＦＥＴを作
製できた。
（ｃ）から判るように、実施例で得られたウェーハは、
比較例のものに比し、抵抗率および移動度のバラツキが
極めて小さく、ＡＢエッチングによる微小欠陥密度も小
さく、またカソードルミネッセンス像も均一であった。
さらに、このウェーハを用いて作成したＦＥＴのしきい
値電圧Ｖｔｈのバタツキ（σＶｔｈ）も比較例に比べて
著しく小さく、非常に安定した特性を有するＦＥＴを作
製できた。
なお、上記実施例のものに限らず、ウェーハを真空の石
英アンプル中で、１１００℃を超え融点未満の温度で３
０分以上保持して第１段階アニールを行ない、１〜３０
℃／minの降温速度で室温まで冷却し、該ウェーハをエ
ッチングし、その後非酸化性雰囲気の石英アンプル中
で、７５０℃以上１１００℃以下の温度で２０分以上保
持して第２段階アニールを行った後、室温まで冷却して
得られたウェーハは、上記実施例のものと同様に、カソ
ードルミネッセンス像が均一である等の効果が得られ
た。
英アンプル中で、１１００℃を超え融点未満の温度で３
０分以上保持して第１段階アニールを行ない、１〜３０
℃／minの降温速度で室温まで冷却し、該ウェーハをエ
ッチングし、その後非酸化性雰囲気の石英アンプル中
で、７５０℃以上１１００℃以下の温度で２０分以上保
持して第２段階アニールを行った後、室温まで冷却して
得られたウェーハは、上記実施例のものと同様に、カソ
ードルミネッセンス像が均一である等の効果が得られ
た。
［発明の効果］ 以上のように、本発明の化合物半導体単結晶の製造方法
によれば、育成された化合物半導体単結晶のウェーハ
を、真空の石英アンプル中で、所定のアニール温度およ
び時間で第１段階アニールし、所定の降温速度で室温ま
で冷却した後、該ウェーハをエッチングし、非酸化性雰
囲気中で、所定のアニール温度および時間で第２段階ア
ニールすることとしたので、カソードルミネッセンス像
が均一でかつＡＢエッチングにより出現する微小欠陥の
少ないウェーハを得ることができ、かかるウェーハを用
いて電子デバイスを作製することにより、非常に安定し
た特性を有するデバイスが得られ、歩留りが向上する。
によれば、育成された化合物半導体単結晶のウェーハ
を、真空の石英アンプル中で、所定のアニール温度およ
び時間で第１段階アニールし、所定の降温速度で室温ま
で冷却した後、該ウェーハをエッチングし、非酸化性雰
囲気中で、所定のアニール温度および時間で第２段階ア
ニールすることとしたので、カソードルミネッセンス像
が均一でかつＡＢエッチングにより出現する微小欠陥の
少ないウェーハを得ることができ、かかるウェーハを用
いて電子デバイスを作製することにより、非常に安定し
た特性を有するデバイスが得られ、歩留りが向上する。
第１図（ａ）〜（ｄ）はそれぞれウェーハ面内での抵抗
率分布を示すグラフで、第１図（ａ）は実施例で得たウ
ェーハの特性を示し、第１図（ｂ）は実施例２得たウェ
ーハの特性を示し、第１図（ｃ）は比較例１で得たウェ
ーハの特性を示し、第１図（ｄ）は比較例２で得たウェ
ーハの特性を示す。 第２図（ａ）は実施例１で得たウェーハの結晶構造を示
す写真、 第２図（ｂ）は比較例１で得たウェーハの結晶構造を示
す写真、 第２図（ｃ）は比較例２で得たウェーハの結晶構造を示
す写真である。
率分布を示すグラフで、第１図（ａ）は実施例で得たウ
ェーハの特性を示し、第１図（ｂ）は実施例２得たウェ
ーハの特性を示し、第１図（ｃ）は比較例１で得たウェ
ーハの特性を示し、第１図（ｄ）は比較例２で得たウェ
ーハの特性を示す。 第２図（ａ）は実施例１で得たウェーハの結晶構造を示
す写真、 第２図（ｂ）は比較例１で得たウェーハの結晶構造を示
す写真、 第２図（ｃ）は比較例２で得たウェーハの結晶構造を示
す写真である。
Claims (1)
- 【請求項１】育成された化合物半導体単結晶のウェーハ
を、真空の石英アンプル中で、１１００℃を超え融点未
満の温度で３０分以上保持して第１段階アニールを行な
い、次に１〜３０℃／minの降温速度で室温まで冷却
し、該ウェーハをエッチングし、その後非酸化性雰囲気
中で、７５０℃以上１１００℃以下の温度で２０分以上
保持して第２段階アニールを行なった後、室温まで冷却
を行なうようにしたことを特徴とする化合物半導体単結
晶の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27663088 | 1988-10-31 | ||
| JP63-276630 | 1988-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JPH0653639B2 true JPH0653639B2 (ja) | 1994-07-20 |
Family
ID=17572121
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|---|---|---|---|
| JP1153481A Expired - Fee Related JPH0653639B2 (ja) | 1988-10-31 | 1989-06-15 | 化合物半導体単結晶の製造方法 |
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|---|---|
| US (1) | US5047370A (ja) |
| JP (1) | JPH0653639B2 (ja) |
Cited By (2)
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|---|---|---|---|---|
| US8025729B2 (en) | 2005-07-01 | 2011-09-27 | Freiberger Compound Materials Gmbh | Device and process for heating III-V wafers, and annealed III-V semiconductor single crystal wafer |
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| US10018579B1 (en) | 2015-02-18 | 2018-07-10 | Kla-Tencor Corporation | System and method for cathodoluminescence-based semiconductor wafer defect inspection |
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-
1989
- 1989-06-15 JP JP1153481A patent/JPH0653639B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-03 US US07/547,915 patent/US5047370A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8025729B2 (en) | 2005-07-01 | 2011-09-27 | Freiberger Compound Materials Gmbh | Device and process for heating III-V wafers, and annealed III-V semiconductor single crystal wafer |
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| CN110621813A (zh) * | 2017-09-21 | 2019-12-27 | 住友电气工业株式会社 | 半绝缘性化合物半导体基板和半绝缘性化合物半导体单晶 |
| CN110621813B (zh) * | 2017-09-21 | 2022-04-08 | 住友电气工业株式会社 | 半绝缘性化合物半导体基板和半绝缘性化合物半导体单晶 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02192500A (ja) | 1990-07-30 |
| US5047370A (en) | 1991-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |