JPH0653252A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0653252A JPH0653252A JP20254992A JP20254992A JPH0653252A JP H0653252 A JPH0653252 A JP H0653252A JP 20254992 A JP20254992 A JP 20254992A JP 20254992 A JP20254992 A JP 20254992A JP H0653252 A JPH0653252 A JP H0653252A
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- gate
- compound semiconductor
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Abstract
(57)【要約】
【目的】 高電界が印加されるドレイン側のゲート端に
おいても電子速度が飽和せず、ゲート下の電子の走行時
間を短縮して素子特性の向上を図れる電界効果トランジ
スタを提供する。 【構成】 ソース１，ドレイン２間のチャネル層11が、
ソース１側のｎ−GaAs層12とドレイン２側のアンドープ
GaAs層13とから形成され、その境界はゲート３の下方に
位置する。ｎ−GaAs層12にて加速された電子はホット電
子となって、減速することなくアンドープGaAs層13内を
通過する
おいても電子速度が飽和せず、ゲート下の電子の走行時
間を短縮して素子特性の向上を図れる電界効果トランジ
スタを提供する。 【構成】 ソース１，ドレイン２間のチャネル層11が、
ソース１側のｎ−GaAs層12とドレイン２側のアンドープ
GaAs層13とから形成され、その境界はゲート３の下方に
位置する。ｎ−GaAs層12にて加速された電子はホット電
子となって、減速することなくアンドープGaAs層13内を
通過する
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
に関し、特に、高速動作性が要求される高周波用電界効
果トランジスタに関するものである。
に関し、特に、高速動作性が要求される高周波用電界効
果トランジスタに関するものである。
【０００２】
【従来の技術】図１は、従来のＭＥＳＦＥＴ（Metal-Se
miconductor FET)の構成を示す概略図である。図中１，
２はソース，ドレインであり、ソース１，ドレイン２間
にはｎ−GaAsからなるチャネル層31が設けられ、チャネ
ル層31上にゲート３が形成されている。また、図２は、
従来のＨＥＭＴ（High Electron Mobility Transistor)
の構成を示す概略図であり、ソース１，ドレイン２間に
は、ｎ−AlGaAsからなる電子供給層41及びGaAsからなる
チャネル層42が設けられ、電子供給層41上にゲート３が
形成されている。
miconductor FET)の構成を示す概略図である。図中１，
２はソース，ドレインであり、ソース１，ドレイン２間
にはｎ−GaAsからなるチャネル層31が設けられ、チャネ
ル層31上にゲート３が形成されている。また、図２は、
従来のＨＥＭＴ（High Electron Mobility Transistor)
の構成を示す概略図であり、ソース１，ドレイン２間に
は、ｎ−AlGaAsからなる電子供給層41及びGaAsからなる
チャネル層42が設けられ、電子供給層41上にゲート３が
形成されている。
【０００３】以上のような電界効果トランジスタにおけ
るチャネルコンダクタンスＧは、下記（１）式で与えら
れる。 Ｇ＝ｑ・μeff ・Ｎ …（１） 但し、ｑ：キャリアの電荷 μeff ：実効的なキャリアの移動度 Ｎ：キャリア濃度 電界効果トランジスタは、ゲートに印加する電圧を変化
させることによって、チャネルコンダクタンスＧを変化
させるが、その変化量ΔＧは下記（２）式で与えられ
る。 ΔＧ＝ｑ・Δμeff ・Ｎ＋ｑ・μeff ・ΔＮ …（２）
るチャネルコンダクタンスＧは、下記（１）式で与えら
れる。 Ｇ＝ｑ・μeff ・Ｎ …（１） 但し、ｑ：キャリアの電荷 μeff ：実効的なキャリアの移動度 Ｎ：キャリア濃度 電界効果トランジスタは、ゲートに印加する電圧を変化
させることによって、チャネルコンダクタンスＧを変化
させるが、その変化量ΔＧは下記（２）式で与えられ
る。 ΔＧ＝ｑ・Δμeff ・Ｎ＋ｑ・μeff ・ΔＮ …（２）
【０００４】そして、電界効果トランジスタでは、上記
（２）式の第２項、つまりキャリア濃度Ｎを変化させる
ことによってチャネルコンダクタンスＧを変化させてい
る。このキャリア濃度Ｎの変化量は、ゲート下方におけ
るキャリアの充放電の時間によって制御され、その充放
電時間はゲート下のキャリア（電子）の走行時間より短
くなることはない。このキャリア（電子）の走行時間τ
は、ゲート長をＬg 、電子の飽和速度をＶSAT として、
下記（３）式にて与えられる。 τ＝Ｌg ／ＶSAT …（３） 従って、高速動作を行うためには、ゲート長Ｌg を短く
するか、または飽和速度ＶSAT を大きくする必要があ
る。
（２）式の第２項、つまりキャリア濃度Ｎを変化させる
ことによってチャネルコンダクタンスＧを変化させてい
る。このキャリア濃度Ｎの変化量は、ゲート下方におけ
るキャリアの充放電の時間によって制御され、その充放
電時間はゲート下のキャリア（電子）の走行時間より短
くなることはない。このキャリア（電子）の走行時間τ
は、ゲート長をＬg 、電子の飽和速度をＶSAT として、
下記（３）式にて与えられる。 τ＝Ｌg ／ＶSAT …（３） 従って、高速動作を行うためには、ゲート長Ｌg を短く
するか、または飽和速度ＶSAT を大きくする必要があ
る。
【０００５】図３，図４は、図１，図２に示すような構
成を有するＭＥＳＦＥＴ，ＨＥＭＴにおけるソース・ド
レイン間電界Ｅ（横軸）と電子の速度ｖ（縦軸）との関
係を示すグラフである。何れの電界効果トランジスタに
おいても、電界Ｅが大きくなるとその飽和速度ＶSAT は
最高速度（ＭＥＳＦＥＴでは２×107 cm／sec., ＨＥＭ
Ｔでは３×107 cm／sec.）の半分程度に落ちてしまうこ
とがわかる。
成を有するＭＥＳＦＥＴ，ＨＥＭＴにおけるソース・ド
レイン間電界Ｅ（横軸）と電子の速度ｖ（縦軸）との関
係を示すグラフである。何れの電界効果トランジスタに
おいても、電界Ｅが大きくなるとその飽和速度ＶSAT は
最高速度（ＭＥＳＦＥＴでは２×107 cm／sec., ＨＥＭ
Ｔでは３×107 cm／sec.）の半分程度に落ちてしまうこ
とがわかる。
【０００６】電界効果トランジスタの動作時には、ドレ
イン側のゲート端に大部分のドレイン電圧が印加されて
いるので、その部分に高電界が発生する。図３，図４の
結果からわかるように、電子の速度は高電界領域におい
ては飽和して低くなり、電子の速度はこの高電界領域に
て律速されているといえる。
イン側のゲート端に大部分のドレイン電圧が印加されて
いるので、その部分に高電界が発生する。図３，図４の
結果からわかるように、電子の速度は高電界領域におい
ては飽和して低くなり、電子の速度はこの高電界領域に
て律速されているといえる。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
電界効果トランジスタでは、ドレイン側のゲート端での
高電界領域にて電子の速度が律速されていて、その領域
に速度飽和が起きて速度が低下し、ゲート下における電
子の走行時間が長くかかって、高速動作を行えないとい
う問題点がある。
電界効果トランジスタでは、ドレイン側のゲート端での
高電界領域にて電子の速度が律速されていて、その領域
に速度飽和が起きて速度が低下し、ゲート下における電
子の走行時間が長くかかって、高速動作を行えないとい
う問題点がある。
【０００８】本発明はかかる事情に鑑みてなされたもの
であり、チャネル層内における電子の速度を速くして、
高速動作に適した電界効果トランジスタを提供すること
を目的とする。
であり、チャネル層内における電子の速度を速くして、
高速動作に適した電界効果トランジスタを提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本願の第１発明に係る電
界効果トランジスタは、化合物半導体からなるチャネル
層を有する電界効果トランジスタにおいて、ソース側の
ドープ型化合物半導体層とドレイン側のアンドープ型化
合物半導体層とにより前記チャネル層が形成され、該両
化合物半導体層の境界はゲート下方に位置していること
を特徴とする。
界効果トランジスタは、化合物半導体からなるチャネル
層を有する電界効果トランジスタにおいて、ソース側の
ドープ型化合物半導体層とドレイン側のアンドープ型化
合物半導体層とにより前記チャネル層が形成され、該両
化合物半導体層の境界はゲート下方に位置していること
を特徴とする。
【００１０】本願の第２発明に係る電界効果トランジス
タは、化合物半導体からなる電子供給層及びチャネル層
を有する電界効果トランジスタにおいて、ソース側の第
１化合物半導体層と該第１化合物半導体層よりバンドギ
ャップが小さいドレイン側の第２化合物半導体層とから
前記チャネル層が形成され、該両第１，第２化合物半導
体層の境界はゲート下方に位置していることを特徴とす
る。
タは、化合物半導体からなる電子供給層及びチャネル層
を有する電界効果トランジスタにおいて、ソース側の第
１化合物半導体層と該第１化合物半導体層よりバンドギ
ャップが小さいドレイン側の第２化合物半導体層とから
前記チャネル層が形成され、該両第１，第２化合物半導
体層の境界はゲート下方に位置していることを特徴とす
る。
【００１１】
【作用】第１発明では、チャネル層内の電子が、ドープ
型の化合物半導体層内にて加速されてゲート下方に進
み、最高速度を維持してアンドープ型の化合物半導体層
に進入する。このアンドープ型の化合物半導体層には高
電界が印加されているが、両化合物半導体層のポテンシ
ャルの差によって、進入した電子はホット電子となり、
減速することなくこのアンドープ型の化合物半導体層内
を通過する。従って、ゲート下方の電子の走行時間は従
来例に比べて短縮される。
型の化合物半導体層内にて加速されてゲート下方に進
み、最高速度を維持してアンドープ型の化合物半導体層
に進入する。このアンドープ型の化合物半導体層には高
電界が印加されているが、両化合物半導体層のポテンシ
ャルの差によって、進入した電子はホット電子となり、
減速することなくこのアンドープ型の化合物半導体層内
を通過する。従って、ゲート下方の電子の走行時間は従
来例に比べて短縮される。
【００１２】第２発明では、電子供給層から供給された
電子がチャネル層内において、第１化合物半導体層内に
て加速されてゲート下方に進み、最高速度を維持して第
２化合物半導体層に進入する。この第２化合物半導体層
には高電界が印加されているが、第１，第２化合物半導
体層のポテンシャルの差によって、進入した電子はホッ
ト電子となり、減速することなくこの第２化合物半導体
層内を通過する。従って、ゲート下方の電子の走行時間
は従来例に比べて短縮される。
電子がチャネル層内において、第１化合物半導体層内に
て加速されてゲート下方に進み、最高速度を維持して第
２化合物半導体層に進入する。この第２化合物半導体層
には高電界が印加されているが、第１，第２化合物半導
体層のポテンシャルの差によって、進入した電子はホッ
ト電子となり、減速することなくこの第２化合物半導体
層内を通過する。従って、ゲート下方の電子の走行時間
は従来例に比べて短縮される。
【００１３】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。
いて具体的に説明する。
【００１４】（第１実施例）図５は、本発明に係る第１
実施例の電界効果トランジスタ（ＭＥＳＦＥＴ）の構成
を示す概略図である。図中１，２はソース，ドレインで
あり、ソース１，ドレイン２間にはチャネル層11（チャ
ネル長：２μｍ）が設けられ、チャネル層11上にゲート
３（ゲート長Ｌg ：0.2 μｍ）が形成されている。チャ
ネル層11は、ソース１側のｎ−GaAs層12（不純物濃度：
１×1017cm-3）とドレイン２側のアンドープGaAs層13と
から形成されている。ｎ−GaAs層12とアンドープGaAs層
13との境界はゲート３下の中央に位置している。なお、
図５ではソース１，ドレイン２とオーミックコンタクト
をとるための高不純物濃度層（ｎ+ −GaAs層）は省略し
ている。
実施例の電界効果トランジスタ（ＭＥＳＦＥＴ）の構成
を示す概略図である。図中１，２はソース，ドレインで
あり、ソース１，ドレイン２間にはチャネル層11（チャ
ネル長：２μｍ）が設けられ、チャネル層11上にゲート
３（ゲート長Ｌg ：0.2 μｍ）が形成されている。チャ
ネル層11は、ソース１側のｎ−GaAs層12（不純物濃度：
１×1017cm-3）とドレイン２側のアンドープGaAs層13と
から形成されている。ｎ−GaAs層12とアンドープGaAs層
13との境界はゲート３下の中央に位置している。なお、
図５ではソース１，ドレイン２とオーミックコンタクト
をとるための高不純物濃度層（ｎ+ −GaAs層）は省略し
ている。
【００１５】次に、このような構成の本発明のＭＥＳＦ
ＥＴの製造工程について簡単に説明する。まず、半絶縁
性のGaAs基板上にアンドープのGaAs層をエピタキシャル
成長させる。次いで、レジストをマスクとした選択的イ
オン注入により、ｎ−GaAs層及びｎ+ −GaAs層を形成し
た後、ソース, ドレイン, ゲートを金属蒸着法を用いて
形成する。
ＥＴの製造工程について簡単に説明する。まず、半絶縁
性のGaAs基板上にアンドープのGaAs層をエピタキシャル
成長させる。次いで、レジストをマスクとした選択的イ
オン注入により、ｎ−GaAs層及びｎ+ −GaAs層を形成し
た後、ソース, ドレイン, ゲートを金属蒸着法を用いて
形成する。
【００１６】次に、チャネル層11内における電子の流れ
について説明する。図６は、本発明のＭＥＳＦＥＴにお
けるソース・ドレイン間電界Ｅ（横軸）と電子の速度ｖ
（縦軸）との関係を示すグラフ、図７は、ソース・ドレ
イン間のポテンシャル分布を示す図である。ソース１か
らの電子は、ｎ−GaAs層12内にて加速されて最高速度
（２×107 cm／sec.）に達した瞬間にアンドープGaAs層
13に進入する。ここでドレイン２側のゲート１端に位置
するこのアンドープGaAs層13には高電界が印加されてい
る。ところが、ｎ−GaAs層12とアンドープGaAs層13との
急激なポテンシャルの差によって電子はホット電子とな
って、高電界印加による速度飽和が引き起こされること
なく、電子はその最高速度を維持してアンドープGaAs層
13内を通過してドレイン２に到達する。図３に示す従来
例のグラフと比較しても分かるように、本発明のＭＥＳ
ＦＥＴは従来のＭＥＳＦＥＴにくらべて飽和速度が約２
倍になっており、本発明の方がより高速動作に適してい
ることは明白である。
について説明する。図６は、本発明のＭＥＳＦＥＴにお
けるソース・ドレイン間電界Ｅ（横軸）と電子の速度ｖ
（縦軸）との関係を示すグラフ、図７は、ソース・ドレ
イン間のポテンシャル分布を示す図である。ソース１か
らの電子は、ｎ−GaAs層12内にて加速されて最高速度
（２×107 cm／sec.）に達した瞬間にアンドープGaAs層
13に進入する。ここでドレイン２側のゲート１端に位置
するこのアンドープGaAs層13には高電界が印加されてい
る。ところが、ｎ−GaAs層12とアンドープGaAs層13との
急激なポテンシャルの差によって電子はホット電子とな
って、高電界印加による速度飽和が引き起こされること
なく、電子はその最高速度を維持してアンドープGaAs層
13内を通過してドレイン２に到達する。図３に示す従来
例のグラフと比較しても分かるように、本発明のＭＥＳ
ＦＥＴは従来のＭＥＳＦＥＴにくらべて飽和速度が約２
倍になっており、本発明の方がより高速動作に適してい
ることは明白である。
【００１７】次に、本発明のＭＥＳＦＥＴと従来のＭＥ
ＳＦＥＴとにおけるゲート３下の電子の走行時間の比較
について説明する。図１に示すような構造の従来のＭＥ
ＳＦＥＴにおいて、ゲート長Ｌg を0.2 μｍ、飽和速度
ＶSAT を１×107 cm／sec.とすると、電子の走行時間τ
は下式（４）のようになる。 τ＝（0.2 ×10-4）／（１×107 ） ＝２×10-12 （sec.） …（４） 一方、図５に示すような構造の本発明のＭＥＳＦＥＴに
おいて、ゲート長Ｌg を0.2 μｍ（ｎ−GaAs層12側：0.
1 μｍ, アンドープGaAs層13側：0.1 μｍ）、ｎ−GaAs
層12内における電子の平均速度を１×107 cm／sec.、ア
ンドープGaAs層13内における電子のほぼ均一な速度を２
×107 cm／sec.とすると、電子の走行時間τは下式
（５）のようになる。 τ＝（0.1 ×10-4）／（１×107 ）＋（0.1 ×10-4）／（２×107 ） ＝1.5 ×10-12 （sec.） …（５） 以上のように、本発明のＭＥＳＦＥＴでは従来のＭＥＳ
ＦＥＴと比べてスイッチング時間が25％程度短縮され
る。
ＳＦＥＴとにおけるゲート３下の電子の走行時間の比較
について説明する。図１に示すような構造の従来のＭＥ
ＳＦＥＴにおいて、ゲート長Ｌg を0.2 μｍ、飽和速度
ＶSAT を１×107 cm／sec.とすると、電子の走行時間τ
は下式（４）のようになる。 τ＝（0.2 ×10-4）／（１×107 ） ＝２×10-12 （sec.） …（４） 一方、図５に示すような構造の本発明のＭＥＳＦＥＴに
おいて、ゲート長Ｌg を0.2 μｍ（ｎ−GaAs層12側：0.
1 μｍ, アンドープGaAs層13側：0.1 μｍ）、ｎ−GaAs
層12内における電子の平均速度を１×107 cm／sec.、ア
ンドープGaAs層13内における電子のほぼ均一な速度を２
×107 cm／sec.とすると、電子の走行時間τは下式
（５）のようになる。 τ＝（0.1 ×10-4）／（１×107 ）＋（0.1 ×10-4）／（２×107 ） ＝1.5 ×10-12 （sec.） …（５） 以上のように、本発明のＭＥＳＦＥＴでは従来のＭＥＳ
ＦＥＴと比べてスイッチング時間が25％程度短縮され
る。
【００１８】（第２実施例）図８は、本発明に係る第２
実施例の電界効果トランジスタ（ＨＥＭＴ）の構成を示
す概略図である。図中１，２はソース，ドレインであ
り、ソース１，ドレイン２間には電子供給層21（長さ：
２μｍ）及びチャネル層22（長さ：２μｍ）が設けら
れ、電子供給層21上にゲート３（ゲート長Ｌg ：0.2 μ
ｍ）が形成されている。電子供給層21は、ソース１側の
ｎ−AlGaAs層23（不純物濃度：２×1018cm -3，Al組成
比：0.22）とドレイン２側のアンドープAlGaAs層24（Al
組成比：0.22）とから形成されている。また、チャネル
層22は、ソース１側のアンドープのGaAs層25とドレイン
２側のアンドープのInGaAs層26（In組成比：0.15）とか
ら形成されている。電子供給層21内におけるｎ−AlGaAs
層23とアンドープAlGaAs層24との境界、及び、チャネル
層22内におけるGaAs層25とInGaAs層26との境界はゲート
３下の中央に位置している。なお、図８ではソース１，
ドレイン２とオーミックコンタクトをとるための高不純
物濃度層は省略している。
実施例の電界効果トランジスタ（ＨＥＭＴ）の構成を示
す概略図である。図中１，２はソース，ドレインであ
り、ソース１，ドレイン２間には電子供給層21（長さ：
２μｍ）及びチャネル層22（長さ：２μｍ）が設けら
れ、電子供給層21上にゲート３（ゲート長Ｌg ：0.2 μ
ｍ）が形成されている。電子供給層21は、ソース１側の
ｎ−AlGaAs層23（不純物濃度：２×1018cm -3，Al組成
比：0.22）とドレイン２側のアンドープAlGaAs層24（Al
組成比：0.22）とから形成されている。また、チャネル
層22は、ソース１側のアンドープのGaAs層25とドレイン
２側のアンドープのInGaAs層26（In組成比：0.15）とか
ら形成されている。電子供給層21内におけるｎ−AlGaAs
層23とアンドープAlGaAs層24との境界、及び、チャネル
層22内におけるGaAs層25とInGaAs層26との境界はゲート
３下の中央に位置している。なお、図８ではソース１，
ドレイン２とオーミックコンタクトをとるための高不純
物濃度層は省略している。
【００１９】次に、チャネル層22内における電子の流れ
について説明する。図９は、本発明のＨＥＭＴにおける
ソース・ドレイン間電界Ｅ（横軸）と電子の速度ｖ（縦
軸）との関係を示すグラフ、図10は、ソース・ドレイン
間のポテンシャル分布を示す図である。ソース１からの
電子は、GaAs層25内にて加速されて最高速度（３×10 7
cm／sec.）に達した瞬間にInGaAs層26に進入する。ここ
でドレイン２側のゲート１端に位置するこのInGaAs層26
には高電界が印加されている。ところが、GaAs層25とIn
GaAs層26との急激なポテンシャルの差によって電子はホ
ット電子となって、高電界印加による速度飽和が引き起
こされることなく、電子はその最高速度を維持してInGa
As層26内を通過してドレイン２に到達する。図４に示す
従来例のグラフと比較しても分かるように、本発明のＨ
ＥＭＴは従来のＨＥＭＴにくらべて飽和速度が約2.5 倍
になっており、本発明の方がより高速動作に適している
ことは明白である。従って、この第２実施例のＨＥＭＴ
においても、前述したＭＥＳＦＥＴの場合と同様に、従
来例のＨＥＭＴに比べてスイッチング時間を大幅に短縮
できる。
について説明する。図９は、本発明のＨＥＭＴにおける
ソース・ドレイン間電界Ｅ（横軸）と電子の速度ｖ（縦
軸）との関係を示すグラフ、図10は、ソース・ドレイン
間のポテンシャル分布を示す図である。ソース１からの
電子は、GaAs層25内にて加速されて最高速度（３×10 7
cm／sec.）に達した瞬間にInGaAs層26に進入する。ここ
でドレイン２側のゲート１端に位置するこのInGaAs層26
には高電界が印加されている。ところが、GaAs層25とIn
GaAs層26との急激なポテンシャルの差によって電子はホ
ット電子となって、高電界印加による速度飽和が引き起
こされることなく、電子はその最高速度を維持してInGa
As層26内を通過してドレイン２に到達する。図４に示す
従来例のグラフと比較しても分かるように、本発明のＨ
ＥＭＴは従来のＨＥＭＴにくらべて飽和速度が約2.5 倍
になっており、本発明の方がより高速動作に適している
ことは明白である。従って、この第２実施例のＨＥＭＴ
においても、前述したＭＥＳＦＥＴの場合と同様に、従
来例のＨＥＭＴに比べてスイッチング時間を大幅に短縮
できる。
【００２０】
【発明の効果】以上のように、第１発明では、ＭＥＳＦ
ＥＴにおいて、チャネル層をドープ型の半導体層とアン
ドープ型の半導体層とにて構成したので、高電界の印加
に伴う電子速度飽和を防止でき、ゲート下の電子の走行
時間を短縮して素子特性の向上を図ることができる。
ＥＴにおいて、チャネル層をドープ型の半導体層とアン
ドープ型の半導体層とにて構成したので、高電界の印加
に伴う電子速度飽和を防止でき、ゲート下の電子の走行
時間を短縮して素子特性の向上を図ることができる。
【００２１】第２発明では、ＨＥＭＴにおいて、チャネ
ル層をバンドギャップが異なる２種の半導体層（ソース
側の半導体層の方がバンドギャップは大きい）にて構成
したので、高電界の印加に伴う電子速度飽和を防止で
き、ゲート下の電子の走行時間を短縮して素子特性の向
上を図ることができる。
ル層をバンドギャップが異なる２種の半導体層（ソース
側の半導体層の方がバンドギャップは大きい）にて構成
したので、高電界の印加に伴う電子速度飽和を防止で
き、ゲート下の電子の走行時間を短縮して素子特性の向
上を図ることができる。
【図面の簡単な説明】
【図１】従来のＭＥＳＦＥＴの構成を示す概略図であ
る。
る。
【図２】従来のＨＥＭＴの構成を示す概略図である。
【図３】従来のＭＥＳＦＥＴにおける電界と電子速度と
の関係を示すグラフである。
の関係を示すグラフである。
【図４】従来のＨＥＭＴにおける電界と電子速度との関
係を示すグラフである。
係を示すグラフである。
【図５】本発明のＭＥＳＦＥＴの構成を示す概略図であ
る。
る。
【図６】本発明のＭＥＳＦＥＴにおける電界と電子速度
との関係を示すグラフである。
との関係を示すグラフである。
【図７】本発明のＭＥＳＦＥＴにおけるポテンシャル分
布を示す図である。
布を示す図である。
【図８】本発明のＨＥＭＴの構成を示す概略図である。
【図９】本発明のＨＥＭＴにおける電界と電子速度との
関係を示すグラフである。
関係を示すグラフである。
【図１０】本発明のＨＥＭＴにおけるポテンシャル分布
を示す図である。
を示す図である。
１ ソース ２ ドレイン ３ ゲート 11 チャネル層 12 ｎ−GaAs層 13 アンドープGaAs層 21 電子供給層 22 チャネル層 23 ｎ−AlGaAs層 24 アンドープAlGaAs層 25 GaAs層 26 InGaAs層
Claims (2)
- 【請求項１】 化合物半導体からなるチャネル層を有す
る電界効果トランジスタにおいて、ソース側のドープ型
化合物半導体層とドレイン側のアンドープ型化合物半導
体層とにより前記チャネル層が形成され、該両化合物半
導体層の境界はゲート下方に位置していることを特徴と
する電界効果トランジスタ。 - 【請求項２】 化合物半導体からなる電子供給層及びチ
ャネル層を有する電界効果トランジスタにおいて、ソー
ス側の第１化合物半導体層と該第１化合物半導体層より
バンドギャップが小さいドレイン側の第２化合物半導体
層とから前記チャネル層が形成され、該両第１，第２化
合物半導体層の境界はゲート下方に位置していることを
特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20254992A JPH0653252A (ja) | 1992-07-29 | 1992-07-29 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20254992A JPH0653252A (ja) | 1992-07-29 | 1992-07-29 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653252A true JPH0653252A (ja) | 1994-02-25 |
Family
ID=16459347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20254992A Pending JPH0653252A (ja) | 1992-07-29 | 1992-07-29 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653252A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014110320A (ja) * | 2012-12-03 | 2014-06-12 | Mitsubishi Electric Corp | ヘテロ接合電界効果トランジスタ及びその製造方法 |
-
1992
- 1992-07-29 JP JP20254992A patent/JPH0653252A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014110320A (ja) * | 2012-12-03 | 2014-06-12 | Mitsubishi Electric Corp | ヘテロ接合電界効果トランジスタ及びその製造方法 |
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