JP2014110320A - ヘテロ接合電界効果トランジスタ及びその製造方法 - Google Patents
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Abstract
【解決手段】バンドギャップが異なる第1の半導体層と第2の半導体層のヘテロ接合を有するヘテロ接合電界効果トランジスタであって、第1の半導体層であるバリア層は、上部にソース電極(6)が形成されたソース側バリア層(4)と、上部にドレイン電極(7)が形成されたドレイン側バリア層(5)とで、電気特性の異なる材料が用いられ、第2の半導体層であるチャネル層(3)よりもバンドギャップが大きく、ソース側バリア層とドレイン側バリア層の境界付近の上部にゲート電極(9)が形成されている。
【選択図】図1
Description
従来の窒化物半導体を用いたヘテロ接合FETにおいて、高出力特性及び高効率特性をさらに改善しようとする場合は、例えば、分極の大きいInAlNのような材料をバリア層の材料として用いることにより、2次元電子ガスをさらに高濃度にして、電子チャネルの抵抗を低減するといった方法が用いられる。
図1は、本発明の実施の形態1における、ヘテロ接合FETの構造を示した例示図である。図1に示すヘテロ接合FETは、基板1、バッファ層2、チャネル層3、ソース側バリア層4、ドレイン側バリア層5、ソース電極6、ドレイン電極7、素子分離領域8、ゲート電極9を備えて構成される。
図2は、本発明の実施の形態2における、ヘテロ接合FETの構造を示した例示図である。図2に示すヘテロ接合FETは、図1に示すヘテロ接合FETのチャネル層3と、ソース側バリア層4及びドレイン側バリア層5との間に、AlNからなる厚さ1nmのスペーサ層10が形成されていること特徴とする。なお、スペーサ層10の厚さは、必ずしも1nmである必要はない。
図3は、本発明の実施の形態3における、ヘテロ接合FETの構造を示した例示図である。図3に示すヘテロ接合FETは、まず、図1に示すヘテロ接合FETのソース側バリア層4の厚さが、ドレイン側バリア層5よりも薄く形成されていることを第1の特徴とする。また、この結果、ゲート電極9が、ソース側バリア層4とドレイン側バリア層5の段差を覆うように形成されていることを第2の特徴とする。
図4は、本発明の実施の形態4における、ヘテロ接合FETの構造を示した例示図である。図4に示すヘテロ接合FETは、図1に示すヘテロ接合電界FETにおけるドレイン電極7の下側の少なくともドレイン側バリア層5からチャネル層3に至る領域に、高濃度n型不純物領域11が設けられていることを特徴とする。
図5は、本発明の実施の形態5における、ヘテロ接合FETの構造を示した例示図である。図5に示すヘテロ接合FETは、実施の形態1〜4における構造を、それぞれ組み合わせたものとなっている。
本実施の形態6では、先の図1の構成を備えたヘテロ接合FETの具体的な製造方法について説明する。図6(a)〜(j)は、本発明の実施の形態6における、ヘテロ接合FETの製造方法の手順を示した例示図である。
本実施の形態7では、先の図2の構成を備えたヘテロ接合FETの具体的な製造方法について説明する。図7は、本発明の実施の形態7における、ヘテロ接合FETの製造方法の例示図である。
本実施の形態8では、先の図3の構成を備えたヘテロ接合FETの具体的な製造方法について説明する。図8は、本発明の実施の形態8における、ヘテロ接合FETの製造方法の例示図である。
本実施の形態9では、先の図4の構成を備えたヘテロ接合FETの具体的な製造方法について説明する。図9は、本発明の実施の形態9における、ヘテロ接合FETの製造方法の例示図である。
Claims (10)
- バンドギャップが異なる第1の半導体層と第2の半導体層のヘテロ接合を有するヘテロ接合電界効果トランジスタであって、
前記第1の半導体層であるバリア層は、上部にソース電極が形成されたソース側バリア層と、上部にドレイン電極が形成されたドレイン側バリア層とで、電気特性の異なる材料が用いられ、前記第2の半導体層であるチャネル層よりもバンドギャップが大きく、
前記ソース側バリア層の材料として用いられる半導体は、前記ドレイン側バリア層の材料として用いられる半導体よりも大きな分極を有し、
少なくとも前記ドレイン側バリア層に接するように、前記ソース側バリア層と前記ドレイン側バリア層の境界付近の上部にゲート電極が形成されている
ヘテロ接合電界効果トランジスタ。 - 請求項1に記載のヘテロ接合電界効果トランジスタにおいて、
前記ドレイン側バリア層の材料として、AlXGa1−XNからなる半導体を用いる
ヘテロ接合電界効果トランジスタ。 - 請求項1または2に記載のヘテロ接合電界効果トランジスタにおいて、
前記ソース側バリア層の材料として、InYAl1−YNからなる半導体を用いる
ヘテロ接合電界効果トランジスタ。 - 請求項1から3のいずれか1項に記載のヘテロ接合電界効果トランジスタにおいて、
前記ヘテロ接合を構成する半導体層の前記ドレイン電極の下側領域に高濃度n型不純物領域が形成されている
ヘテロ接合電界効果トランジスタ。 - 請求項1から4のいずれか1項に記載のヘテロ接合電界効果トランジスタにおいて、
前記ソース側バリア層の厚さが前記ドレイン側バリア層よりも薄い
ヘテロ接合電界効果トランジスタ。 - 請求項1、2、4、5のいずれか1項に記載のヘテロ接合電界効果トランジスタにおいて、
前記ソース側バリア層の材料として、前記ドレイン側バリア層のAlXGa1−XNよりも厚い、またはAl組成が高いAlZGa1−ZNからなる半導体を用いる
ヘテロ接合電界効果トランジスタ。 - 請求項1から6のいずれか1項に記載のヘテロ接合電界効果トランジスタにおいて、
前記チャネル層上にスペーサ層が形成されている
ヘテロ接合電界効果トランジスタ。 - 請求項1から7のいずれか1項に記載のヘテロ接合電界効果トランジスタにおいて、
前記チャネル層の材料としてGaNを用いる
ヘテロ接合電界効果トランジスタ。 - 請求項2から8のいずれか1項に記載のヘテロ接合電界効果トランジスタの製造方法であって、
前記チャネル層上に前記スペーサ層を連続成長させて形成するプロセスを含む
ヘテロ接合電界効果トランジスタの製造方法。 - 請求項2から7のいずれか1項に記載のヘテロ接合電界効果トランジスタの製造方法であって、
前記ドレイン側バリア層を成長させて形成してから、前記ソース側バリア層を成長させて形成するまでの間に、前記ヘテロ接合を形成する半導体層の前記ドレイン電極の下側の領域に前記高濃度n型不純物領域を形成するプロセスを含む
ヘテロ接合電界効果トランジスタの製造方法。
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