JPH0652793B2 - 静電誘導トランジスタの製造方法 - Google Patents
静電誘導トランジスタの製造方法Info
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- JPH0652793B2 JPH0652793B2 JP59225885A JP22588584A JPH0652793B2 JP H0652793 B2 JPH0652793 B2 JP H0652793B2 JP 59225885 A JP59225885 A JP 59225885A JP 22588584 A JP22588584 A JP 22588584A JP H0652793 B2 JPH0652793 B2 JP H0652793B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66416—Static induction transistors [SIT]
-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は切込ゲート構造を有する静電誘導トランジスタ
（以下、ＳＩＴと略す）の製造方法に関する。
（以下、ＳＩＴと略す）の製造方法に関する。
従来のＳＩＴのゲート構造には、第２図に示すように、
ゲート領域３が表面主電極４（ソースまたはドレイン）
と同一平面に形成されているプレナー型と、第３図に示
すように、ゲート部１３が高抵抗エピタキシャル層（チ
ャネル領域）１２内に完全に埋め込まれている埋込ゲー
ト型とがある。なお、第２図における１は半導体基板、
２は高抵抗エピタキシャル層（チャネル領域）、５はゲ
ートＡｌ電極、６はソース（またはドレイン）Ａｌ電
極、７は絶縁層を示す。また、第３図における１１は半
導体基板（ドレインまたはソース）、１４は表面主電極
（ソースまたはドレイン）、１５はゲートＡｌ電極、１
６はソース（またはドレイン）Ａｌ電極、１７は埋込ゲ
ート接続部、１８は絶縁層を示す。
ゲート領域３が表面主電極４（ソースまたはドレイン）
と同一平面に形成されているプレナー型と、第３図に示
すように、ゲート部１３が高抵抗エピタキシャル層（チ
ャネル領域）１２内に完全に埋め込まれている埋込ゲー
ト型とがある。なお、第２図における１は半導体基板、
２は高抵抗エピタキシャル層（チャネル領域）、５はゲ
ートＡｌ電極、６はソース（またはドレイン）Ａｌ電
極、７は絶縁層を示す。また、第３図における１１は半
導体基板（ドレインまたはソース）、１４は表面主電極
（ソースまたはドレイン）、１５はゲートＡｌ電極、１
６はソース（またはドレイン）Ａｌ電極、１７は埋込ゲ
ート接続部、１８は絶縁層を示す。
第２図のプレナー型ＳＩＴの場合、他のプレナー型素子
（バイポーラ，ＭＯＳ等）同様微細化、集積化が可能で
あり、その高速性を利用したロジックＩＣ等に適用され
ている。しかし、構造的にゲート領域３と表面主電極４
間の距離が小さくしか取れず、または重なって形成され
たりするため、この接合での耐圧は低く、接合リーク電
流も比較的に大きい値となり、回路の動作マージン、安
全性、消費電力等の面で問題がある。
（バイポーラ，ＭＯＳ等）同様微細化、集積化が可能で
あり、その高速性を利用したロジックＩＣ等に適用され
ている。しかし、構造的にゲート領域３と表面主電極４
間の距離が小さくしか取れず、または重なって形成され
たりするため、この接合での耐圧は低く、接合リーク電
流も比較的に大きい値となり、回路の動作マージン、安
全性、消費電力等の面で問題がある。
一方、第３図の埋込ゲート型ＳＩＴの場合は、各埋込ゲ
ート部１３が高温でのエピタキシャル成長中につながっ
てしまわぬように十分距離を取る必要があるため、微細
化、集積化が困難であり、パワートランジスタのような
単体素子に用いられている。また、ゲート部１３と表面
主電極１４間の容量が大きいため高速動作が難しいとい
う欠点を有する。
ート部１３が高温でのエピタキシャル成長中につながっ
てしまわぬように十分距離を取る必要があるため、微細
化、集積化が困難であり、パワートランジスタのような
単体素子に用いられている。また、ゲート部１３と表面
主電極１４間の容量が大きいため高速動作が難しいとい
う欠点を有する。
上記のプレナー型および埋込ゲート型ＳＩＴの短所を克
服するものとして、第４図に示す切込ゲート型ＳＩＴが
提案されている。これはドレインまたはソースとなる半
導体基板３１上に高抵抗エピタキシャル層（チャネル領
域）３２を形成したのち、切込エッチングして底部に不
純物添加を行なってゲート領域３３を形成すると共に、
ゲート間のエピタキシャル層３２表面には表面主電極
（ソースまたはドレイン）領域３４を形成したのち、表
面を絶縁層３５で被うと共に、ゲート領域３３、表面主
電極領域３４に接続するゲートＡｌ電極３６、ソース
（またはドレイン）電極３７を形成したものである。こ
の切込ゲート型ＳＩＴによれば、構造的にゲート領域３
３と表面主電極３４との距離が十分とれるので、この接
合の耐圧も十分高く、かつ、接合リーク電流も低く抑え
ることができる。加えるに、主電極３１と３４間のチャ
ネル領域３２に対するゲート領域３３の位置に、ある程
度の自由度があるので、プレナー型に比べ大きな電圧増
幅率μを持つように設計できるというメリットもある。
服するものとして、第４図に示す切込ゲート型ＳＩＴが
提案されている。これはドレインまたはソースとなる半
導体基板３１上に高抵抗エピタキシャル層（チャネル領
域）３２を形成したのち、切込エッチングして底部に不
純物添加を行なってゲート領域３３を形成すると共に、
ゲート間のエピタキシャル層３２表面には表面主電極
（ソースまたはドレイン）領域３４を形成したのち、表
面を絶縁層３５で被うと共に、ゲート領域３３、表面主
電極領域３４に接続するゲートＡｌ電極３６、ソース
（またはドレイン）電極３７を形成したものである。こ
の切込ゲート型ＳＩＴによれば、構造的にゲート領域３
３と表面主電極３４との距離が十分とれるので、この接
合の耐圧も十分高く、かつ、接合リーク電流も低く抑え
ることができる。加えるに、主電極３１と３４間のチャ
ネル領域３２に対するゲート領域３３の位置に、ある程
度の自由度があるので、プレナー型に比べ大きな電圧増
幅率μを持つように設計できるというメリットもある。
しかし、この切込ゲート構造の場合には、切込エッチン
グした後の数μの段差の底部へのゲート部パターン形成
が難しく、即ち、感光性樹脂フォトレジスト（通常厚み
１μｍ程度）を均一に凸凹表面にコーティングすること
自体が困難である。これを避けるためには非常に繁雑な
手段を取る必要があり、これらの理由により実現化は殆
んどされていなかった。
グした後の数μの段差の底部へのゲート部パターン形成
が難しく、即ち、感光性樹脂フォトレジスト（通常厚み
１μｍ程度）を均一に凸凹表面にコーティングすること
自体が困難である。これを避けるためには非常に繁雑な
手段を取る必要があり、これらの理由により実現化は殆
んどされていなかった。
〔発明の目的〕 本発明は、上記先行技術の問題点を克服し、容易に切込
ゲート構造を形成できる半導体装置の製造方法を提供す
ることを目的とする。
ゲート構造を形成できる半導体装置の製造方法を提供す
ることを目的とする。
本発明は、切込ゲート構造を有するＳＩＴの製造方法に
おいて、半導体基板表面内部の所定エリアに表面主電極
領域（ソースまたはドレイン）を形成する工程と、この
表面主電極領域近傍のゲート領域を形成すべき位置に所
定の開口部を有する薄膜パターンを形成する工程と、そ
の薄膜パターンをエッチングマスクとして、前記開口部
よりも広い形状で、底部から上部にかけて傾斜部を有す
る凹部を、前記半導体基板にエッチングにより形成する
工程と、前記凹部をオーバーハング状に覆って開口する
前記薄膜パターンをマスクとして、前記凹部の底部にの
みイオン注入法によりゲート領域を形成する工程と、前
記表面主電極領域上の前記薄膜パターンを残し、他の薄
膜パターンを除去した後、イオン注入法により、前記ゲ
ート領域と配線電極とを接続するための導電層を形成す
る工程とを有することを特徴とするものである。
おいて、半導体基板表面内部の所定エリアに表面主電極
領域（ソースまたはドレイン）を形成する工程と、この
表面主電極領域近傍のゲート領域を形成すべき位置に所
定の開口部を有する薄膜パターンを形成する工程と、そ
の薄膜パターンをエッチングマスクとして、前記開口部
よりも広い形状で、底部から上部にかけて傾斜部を有す
る凹部を、前記半導体基板にエッチングにより形成する
工程と、前記凹部をオーバーハング状に覆って開口する
前記薄膜パターンをマスクとして、前記凹部の底部にの
みイオン注入法によりゲート領域を形成する工程と、前
記表面主電極領域上の前記薄膜パターンを残し、他の薄
膜パターンを除去した後、イオン注入法により、前記ゲ
ート領域と配線電極とを接続するための導電層を形成す
る工程とを有することを特徴とするものである。
本発明の一実施例に係る切込ゲート型ＳＩＴの製造方法
を第１図（ａ）〜（ｇ）により説明する。
を第１図（ａ）〜（ｇ）により説明する。
同図（ａ）：１０18cm-3以上の不純物濃度のn+Si基板５
０上に３〜１０μｍ厚で不純物濃度１０14cm-3以外のn-
高抵抗エピタキシャル層５１を形成する。フォトエッチ
ングにより所定のパターンに加工したＳｉO2膜５２をマ
スクとしてＣＣl4やＣＣl2F2ガスを用いた反応性イオン
エッチング（ＲＩＥ）により、n-−n+界面より深い所ま
でＳｉ基板５０に溝切りエッチングを施す。この場合、
エッチングの異方性により横方向エッチングの殆んどな
い垂直な溝形成が成される。
０上に３〜１０μｍ厚で不純物濃度１０14cm-3以外のn-
高抵抗エピタキシャル層５１を形成する。フォトエッチ
ングにより所定のパターンに加工したＳｉO2膜５２をマ
スクとしてＣＣl4やＣＣl2F2ガスを用いた反応性イオン
エッチング（ＲＩＥ）により、n-−n+界面より深い所ま
でＳｉ基板５０に溝切りエッチングを施す。この場合、
エッチングの異方性により横方向エッチングの殆んどな
い垂直な溝形成が成される。
同図（ｂ）：次に、ＳｉO2膜５２を除去し、反応性イオ
ンエッチング（ＲＩＥ）による欠陥を洗浄により除去し
た後、熱酸化により、表面にＳｉO2膜５３を生成させ、
ＳＩＴを形成する部分のみフォトエッチングにより除去
する。
ンエッチング（ＲＩＥ）による欠陥を洗浄により除去し
た後、熱酸化により、表面にＳｉO2膜５３を生成させ、
ＳＩＴを形成する部分のみフォトエッチングにより除去
する。
同図（ｃ）：ＣＶＤにより０．３〜１μｍ厚のノンドー
プポリＳｉ膜５４を形成し、パターニングしたフォトレ
ジスト層５５をマスクとしてＡs+をイオン注入し、所望
の部分にドーピング領域５４Ａを設ける。
プポリＳｉ膜５４を形成し、パターニングしたフォトレ
ジスト層５５をマスクとしてＡs+をイオン注入し、所望
の部分にドーピング領域５４Ａを設ける。
同図（ｄ）：次に、フォトレジスト層５５を除去し、熱
酸化により、１０００Å以下の薄いＳｉO2膜５６を形成
後、ＣＶＤにより０．２〜０．５μｍ厚のＳi3N4膜５７
を形成し、溝切り部を完全に充填する。そして、次の同
図（ｅ）に示す工程において、Ｓｉの等方性エッチング
によりＳＩＴのゲート領域を形成するための開口部をフ
ォトエッチングにより設ける。
酸化により、１０００Å以下の薄いＳｉO2膜５６を形成
後、ＣＶＤにより０．２〜０．５μｍ厚のＳi3N4膜５７
を形成し、溝切り部を完全に充填する。そして、次の同
図（ｅ）に示す工程において、Ｓｉの等方性エッチング
によりＳＩＴのゲート領域を形成するための開口部をフ
ォトエッチングにより設ける。
ただし、ここで同図（ｄ−１）はＣｒO3−ＨＦ−H2Ｏ溶
液等による湿式エッチング用に必要な開口部の構造を示
す。一方、同図（ｄ−２）はＣＶＤＳｉO2５８を追加す
ることにより、ＣF4ガスを用いたＳｉの等方性プラズマ
エッチング、または同図（ａ）で示した工程で用いたＣ
Ｃl4やＣＣl2F2ガスによる異方性ＳｉＲＩＥおよび等方
性Ｓｉプラズマエッチングの組合せに対して、十分エッ
チングの選択比をとれるようにしたものである。この場
合、より深い切込ゲートが形成されるほか、横方向エッ
チングが制御されるため、より精密なエッチングが可能
となる。
液等による湿式エッチング用に必要な開口部の構造を示
す。一方、同図（ｄ−２）はＣＶＤＳｉO2５８を追加す
ることにより、ＣF4ガスを用いたＳｉの等方性プラズマ
エッチング、または同図（ａ）で示した工程で用いたＣ
Ｃl4やＣＣl2F2ガスによる異方性ＳｉＲＩＥおよび等方
性Ｓｉプラズマエッチングの組合せに対して、十分エッ
チングの選択比をとれるようにしたものである。この場
合、より深い切込ゲートが形成されるほか、横方向エッ
チングが制御されるため、より精密なエッチングが可能
となる。
同図（ｅ）：等方性湿式またはＳｉプラズマエッチング
により所望の切込ゲート形状に加工し、Ｓi3N4膜５７の
オーバーハング５７Ａ構造を形成する。次のイオン注入
のチャネリング防止のための薄い熱酸化膜５３′を切込
部に形成後、B+を５０〜１００ＫｌＶで１０14〜１０15
cm-2イオン注入しゲート５９を形成する。このときＳi3
N4膜５７のオーバーハング５７Ａ形状のマスクにより切
込部底部にのみゲート５９が形成される。
により所望の切込ゲート形状に加工し、Ｓi3N4膜５７の
オーバーハング５７Ａ構造を形成する。次のイオン注入
のチャネリング防止のための薄い熱酸化膜５３′を切込
部に形成後、B+を５０〜１００ＫｌＶで１０14〜１０15
cm-2イオン注入しゲート５９を形成する。このときＳi3
N4膜５７のオーバーハング５７Ａ形状のマスクにより切
込部底部にのみゲート５９が形成される。
同図（ｆ）：フォトエッチングにより、中央のＳi3N4膜
５７のみフォトレジストにより被覆し、これをマスクと
してＣF4−H2の混合ガス、および、ＣＣl4またはＣＣl2
F2ガスを用いたＲＩＥにより、他のＳi3N4膜５７、ノン
ドープポリＳｉ膜５４、および、ＳｉO2膜５６を完全に
除去し、再度熱酸化により１０００Å以下の薄いパッド
ＳｉO2膜５３を形成する。このときの加熱によりドーピ
ング領域５４ＡからはＡｓがエピタキシャル層５１に拡
散し、ＳＩＴソース部６１が形成される。然る後に、B+
のイオン注入により、電極配線６３と接続するための導
電層６０を形成して切込ゲート部５９に接続させる。こ
こで、Ｓi3N4膜５７のオーバーハング５７ＡによりＳＩ
Ｔソース部６１とゲート部５９が互いに離れたままの状
態を保って形成されることになる。
５７のみフォトレジストにより被覆し、これをマスクと
してＣF4−H2の混合ガス、および、ＣＣl4またはＣＣl2
F2ガスを用いたＲＩＥにより、他のＳi3N4膜５７、ノン
ドープポリＳｉ膜５４、および、ＳｉO2膜５６を完全に
除去し、再度熱酸化により１０００Å以下の薄いパッド
ＳｉO2膜５３を形成する。このときの加熱によりドーピ
ング領域５４ＡからはＡｓがエピタキシャル層５１に拡
散し、ＳＩＴソース部６１が形成される。然る後に、B+
のイオン注入により、電極配線６３と接続するための導
電層６０を形成して切込ゲート部５９に接続させる。こ
こで、Ｓi3N4膜５７のオーバーハング５７ＡによりＳＩ
Ｔソース部６１とゲート部５９が互いに離れたままの状
態を保って形成されることになる。
同図（ｇ）：中央のＳi3N4膜５７を除去したのち、更
に、ドライブイン拡散、および、熱酸化を行なって、ゲ
ート部５９およびソース部６１を所定の寸法に仕上げ、
最終的なＳＩＴ構造を得る。然る後に、通常の方法によ
り４０００〜７０００Åのリンガラス（ＰＳＧ）６２を
ＣＶＤにより形成、平坦化のためのリフローを行った
後、コンタクトホールを開口し、Ａｌ等により電極配線
６３を行う。
に、ドライブイン拡散、および、熱酸化を行なって、ゲ
ート部５９およびソース部６１を所定の寸法に仕上げ、
最終的なＳＩＴ構造を得る。然る後に、通常の方法によ
り４０００〜７０００Åのリンガラス（ＰＳＧ）６２を
ＣＶＤにより形成、平坦化のためのリフローを行った
後、コンタクトホールを開口し、Ａｌ等により電極配線
６３を行う。
この方法によれば、従来のプレナー構造、埋込ゲート構
造に比べて同等か、それ以上の精度をもって切込ゲート
型ＳＩＴを製造することが極めて容易にできるようにな
る。更には、表面主電極部とゲート部が自己整合（セル
フアライン）的に形成することができることから、素子
間の特性のばらつきも極めて小さく抑えることができ
る。また、上記の方法によりゲート部ｐｎ接合の深さを
浅く抑えることが可能となることから、ＳＩＴのゲート
部を受光部として用いるＳＩＴフォトトランジスタ、Ｓ
ＩＴイメージセンサにおいては、通常のものより数倍の
短波長感度（λ≦５００ｎｍ）が得られ、光センサへの
応用としての工業的価値も高いものが得られる。
造に比べて同等か、それ以上の精度をもって切込ゲート
型ＳＩＴを製造することが極めて容易にできるようにな
る。更には、表面主電極部とゲート部が自己整合（セル
フアライン）的に形成することができることから、素子
間の特性のばらつきも極めて小さく抑えることができ
る。また、上記の方法によりゲート部ｐｎ接合の深さを
浅く抑えることが可能となることから、ＳＩＴのゲート
部を受光部として用いるＳＩＴフォトトランジスタ、Ｓ
ＩＴイメージセンサにおいては、通常のものより数倍の
短波長感度（λ≦５００ｎｍ）が得られ、光センサへの
応用としての工業的価値も高いものが得られる。
尚、上記実施例では、ｎチャネルＳＩＴ（Ｓｉ）のみに
言及したが、ＰチャネルＳＩＴにも応用できることは言
う迄もない。
言及したが、ＰチャネルＳＩＴにも応用できることは言
う迄もない。
以上説明したように本発明によれば、プレナー構造およ
び埋込ゲート構造半導体装置の短所を克服する切欠ゲー
ト構造のＳＩＴを極く簡単に製造することができるよう
になる。また、凹部の傾斜した側壁の一部から表面にか
けてイオン注入による導電層を形成して半導体基板内部
に形成されたゲートと電極配線とを接続することによ
り、製造が容易にして平面的な相互接続による集積化が
可能な半導体装置が得られる。また、ゲートの接合の深
さ、密度およびプロフィルを独立に制御し、ＳＩＴチャ
ネル制御の条件に対し最適化できる。また、ゲートの深
さを制御してフォトＳＩＴ用として最適化できる。ま
た、他の任意の平面的Ｓｉ集積工程と完全に適合化させ
ることができる。
び埋込ゲート構造半導体装置の短所を克服する切欠ゲー
ト構造のＳＩＴを極く簡単に製造することができるよう
になる。また、凹部の傾斜した側壁の一部から表面にか
けてイオン注入による導電層を形成して半導体基板内部
に形成されたゲートと電極配線とを接続することによ
り、製造が容易にして平面的な相互接続による集積化が
可能な半導体装置が得られる。また、ゲートの接合の深
さ、密度およびプロフィルを独立に制御し、ＳＩＴチャ
ネル制御の条件に対し最適化できる。また、ゲートの深
さを制御してフォトＳＩＴ用として最適化できる。ま
た、他の任意の平面的Ｓｉ集積工程と完全に適合化させ
ることができる。
第１図（ａ）〜（ｇ）は本発明の一実施例に係る半導体
装置の製造工程説明図、、第２図〜第４図は従来例を説
明するための図であって、第２図はプレナー型ＳＩＴの
模式的断面図、第３図は埋込ゲート型ＳＩＴの模式的断
面図、第４図は切込ゲート型ＳＩＴの模式的断面図であ
る。 ４１…半導体基板、５７…Ｓi3N4膜、５９…切込ゲート
部、６０…導電層、６１…ソース部。
装置の製造工程説明図、、第２図〜第４図は従来例を説
明するための図であって、第２図はプレナー型ＳＩＴの
模式的断面図、第３図は埋込ゲート型ＳＩＴの模式的断
面図、第４図は切込ゲート型ＳＩＴの模式的断面図であ
る。 ４１…半導体基板、５７…Ｓi3N4膜、５９…切込ゲート
部、６０…導電層、６１…ソース部。
Claims (1)
- 【請求項１】切込ゲート構造を有する静電誘導トランジ
スタの製造方法において、 半導体基板表面内部の所定エリアに表面主電極領域を形
成する工程と、 この表面主電極領域近傍のゲート領域を形成すべき位置
に所定の開口部を有する薄膜パターンを形成する工程
と、 その薄膜パターンをエッチングマスクとして、前記開口
部よりも広い形状で、底部から上部にかけて傾斜部を有
する凹部を、前記半導体基板にエッチングにより形成す
る工程と、 前記凹部をオーバハング状に覆って開口する前記薄膜パ
ターンをマスクとして、前記凹部の底部にのみイオン注
入法によりゲート領域を形成する工程と、 前記表面主電極領域上の前記薄膜パターンを残し、他の
前記薄膜パターンは除去した後、イオン注入後により、
前記ゲート領域と配線電極とを接続するための導電層を
形成する工程 とを有することを特徴とする静電誘導トランジスタの製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225885A JPH0652793B2 (ja) | 1984-10-29 | 1984-10-29 | 静電誘導トランジスタの製造方法 |
| US06/789,536 US4679307A (en) | 1984-10-29 | 1985-10-21 | Method of manufacturing a recessed gate of a semiconductor device |
| NL8502953A NL8502953A (nl) | 1984-10-29 | 1985-10-29 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| FR858516036A FR2572584B1 (fr) | 1984-10-29 | 1985-10-29 | Procede de fabrication d'un dispositif semi-conducteur a structure de grille encastree, notamment d'un transistor a induction statique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225885A JPH0652793B2 (ja) | 1984-10-29 | 1984-10-29 | 静電誘導トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61104672A JPS61104672A (ja) | 1986-05-22 |
| JPH0652793B2 true JPH0652793B2 (ja) | 1994-07-06 |
Family
ID=16836387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59225885A Expired - Lifetime JPH0652793B2 (ja) | 1984-10-29 | 1984-10-29 | 静電誘導トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4679307A (ja) |
| JP (1) | JPH0652793B2 (ja) |
| FR (1) | FR2572584B1 (ja) |
| NL (1) | NL8502953A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275965A (en) * | 1992-11-25 | 1994-01-04 | Micron Semiconductor, Inc. | Trench isolation using gated sidewalls |
| US5966892A (en) * | 1997-01-27 | 1999-10-19 | Platt; R. Terry | Ready to assemble wood construction system |
| US8546234B2 (en) * | 2011-06-06 | 2013-10-01 | Nanya Technology Corporation | Semiconductor process |
| US9093532B2 (en) | 2013-06-21 | 2015-07-28 | International Business Machines Corporation | Overlapped III-V finFET with doped semiconductor extensions |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415747B2 (ja) * | 1972-11-04 | 1979-06-16 | ||
| JPS51135375A (en) * | 1975-05-19 | 1976-11-24 | Matsushita Electric Ind Co Ltd | Method of manufacturing junction type field effect transistor |
| GB2026237A (en) * | 1978-07-19 | 1980-01-30 | Texas Instruments Ltd | Junction gate field effect transistors |
| JPS57139965A (en) * | 1981-02-24 | 1982-08-30 | Toshiba Corp | Manufacture of semiconductor device |
| US4476622A (en) * | 1981-12-24 | 1984-10-16 | Gte Laboratories Inc. | Recessed gate static induction transistor fabrication |
| US4403396A (en) * | 1981-12-24 | 1983-09-13 | Gte Laboratories Incorporated | Semiconductor device design and process |
| US4419811A (en) * | 1982-04-26 | 1983-12-13 | Acrian, Inc. | Method of fabricating mesa MOSFET using overhang mask |
| FR2532471A1 (fr) * | 1982-09-01 | 1984-03-02 | Labo Electronique Physique | Procede de realisation d'ouverture de faible dimension, utilisation de ce procede pour la fabrication de transistors a effet de champ, a grille alignee submicronique, et transistors ainsi obtenus |
| US4561168A (en) * | 1982-11-22 | 1985-12-31 | Siliconix Incorporated | Method of making shadow isolated metal DMOS FET device |
-
1984
- 1984-10-29 JP JP59225885A patent/JPH0652793B2/ja not_active Expired - Lifetime
-
1985
- 1985-10-21 US US06/789,536 patent/US4679307A/en not_active Expired - Lifetime
- 1985-10-29 FR FR858516036A patent/FR2572584B1/fr not_active Expired - Fee Related
- 1985-10-29 NL NL8502953A patent/NL8502953A/nl not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| FR2572584A1 (fr) | 1986-05-02 |
| FR2572584B1 (fr) | 1991-07-05 |
| US4679307A (en) | 1987-07-14 |
| NL8502953A (nl) | 1986-05-16 |
| JPS61104672A (ja) | 1986-05-22 |
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