JP2565744B2 - Ｃｍｏｓ集積回路装置の製造方法 - Google Patents
Ｃｍｏｓ集積回路装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はCMOS集積回路装置の製造方法に関し、特に、
凹形状の溝を有する素子分離構造を具えたCMOS集積回路
装置の製造方法に関するものである。
凹形状の溝を有する素子分離構造を具えたCMOS集積回路
装置の製造方法に関するものである。
（従来の技術） 一般に半導体集積回路装置においては、半導体基板上
に形成された複数個の素子が相互に電気的に影響を受け
ないように、各素子を分離する必要がある。従来の素子
分離方法としてはLOCOS分離が用いられている。さらにC
MOS集積回路装置においては、NMOSの素子分離領域のLOC
OS分離直下にＮチャネルストッパーとしてＰ型の不純物
イオンを、またPMOSでは同様にＰチャネルストッパーと
してＮ型の不純物イオンを注入して、半導体基板あるい
はウエル層の表面濃度を高くすることにより、電気的素
子分離特性即ち素子分離耐圧の向上を計っていた。
に形成された複数個の素子が相互に電気的に影響を受け
ないように、各素子を分離する必要がある。従来の素子
分離方法としてはLOCOS分離が用いられている。さらにC
MOS集積回路装置においては、NMOSの素子分離領域のLOC
OS分離直下にＮチャネルストッパーとしてＰ型の不純物
イオンを、またPMOSでは同様にＰチャネルストッパーと
してＮ型の不純物イオンを注入して、半導体基板あるい
はウエル層の表面濃度を高くすることにより、電気的素
子分離特性即ち素子分離耐圧の向上を計っていた。
第５図（ａ）〜（ｆ）を用いて、LOCOS分離を用いたC
MOS集積回路装置の製造方法について説明する。
MOS集積回路装置の製造方法について説明する。
まずＰ型半導体基板51のPMOS素子形成領域にＮウエル
52を形成した後、LOCOS分離形成用酸化マスクとなる熱
酸化膜53を50nm、次いで、窒素シリコン膜54を120nm形
成する｛第５図（ａ）｝。次に素子形成領域となる部分
をレジストマスク55で覆い、素子分離領域を形成する部
分だけ、熱酸化膜及び窒素シリコン膜をエッチングして
半導体基板表面を露出する。その後、露出した素子分離
領域に対して、Ｐチャネルストッパー56としてＮ型の不
純物（ここではリン）をイオン注入57する｛第５図
（ｂ）｝。上記レジストを除去した後、新たにNMOS素子
分離領域以外をレジストマスク58で覆い、Ｎチャネルス
トッパー59としてＰ型の不純物（ここではホウ素）をイ
オン注入60する｛第５図（ｃ）｝。このとき、すでに注
入されたリンはホウ素により濃度補償され、Ｎチャネル
ストッパーとして機能し得るようにイオン注入ドーズ量
を設定してある。上記レジストを除去した後、LOCOS構
造の分離用熱酸化膜61を0.7μｍ形成する。次に、酸化
マスクとして用いた熱酸化膜53及び窒素シリコン膜54を
除去し、トランジスタの閾値電圧制御用イオン注入をＮ
チャネル62,Pチャネル63で打分ける｛第５図（ｄ）｝。
なお、ゲート電極としてn+ポリシリコンを用いるため、
Ｎチャネルは表面チャネル型としてＰ型不純物を、Ｐチ
ャネルは埋込みチャネル型としてＰ型不純物をイオン注
入している。この後は、通常のCMOS製造工程に基づく。
ゲート酸化膜64、ゲート電極65をパターニングした後、
ソース及びドレイン領域66,67をゲート電極をマスクと
してセルフアラインで形成｛第５図（ｅ）｝、配線用絶
縁層68を形成した後、コンタクト窓開けを行い、Al配線
69を行って、CMOS集積回路装置を形成する｛第５図
（ｆ）｝。
52を形成した後、LOCOS分離形成用酸化マスクとなる熱
酸化膜53を50nm、次いで、窒素シリコン膜54を120nm形
成する｛第５図（ａ）｝。次に素子形成領域となる部分
をレジストマスク55で覆い、素子分離領域を形成する部
分だけ、熱酸化膜及び窒素シリコン膜をエッチングして
半導体基板表面を露出する。その後、露出した素子分離
領域に対して、Ｐチャネルストッパー56としてＮ型の不
純物（ここではリン）をイオン注入57する｛第５図
（ｂ）｝。上記レジストを除去した後、新たにNMOS素子
分離領域以外をレジストマスク58で覆い、Ｎチャネルス
トッパー59としてＰ型の不純物（ここではホウ素）をイ
オン注入60する｛第５図（ｃ）｝。このとき、すでに注
入されたリンはホウ素により濃度補償され、Ｎチャネル
ストッパーとして機能し得るようにイオン注入ドーズ量
を設定してある。上記レジストを除去した後、LOCOS構
造の分離用熱酸化膜61を0.7μｍ形成する。次に、酸化
マスクとして用いた熱酸化膜53及び窒素シリコン膜54を
除去し、トランジスタの閾値電圧制御用イオン注入をＮ
チャネル62,Pチャネル63で打分ける｛第５図（ｄ）｝。
なお、ゲート電極としてn+ポリシリコンを用いるため、
Ｎチャネルは表面チャネル型としてＰ型不純物を、Ｐチ
ャネルは埋込みチャネル型としてＰ型不純物をイオン注
入している。この後は、通常のCMOS製造工程に基づく。
ゲート酸化膜64、ゲート電極65をパターニングした後、
ソース及びドレイン領域66,67をゲート電極をマスクと
してセルフアラインで形成｛第５図（ｅ）｝、配線用絶
縁層68を形成した後、コンタクト窓開けを行い、Al配線
69を行って、CMOS集積回路装置を形成する｛第５図
（ｆ）｝。
また、もう１つの従来例として溝埋込み分離がある。
これは、LOCOS構造では素子分離領域を熱酸化膜により
形成したが、ここでは素子分離領域だけを選択的にエッ
チングすることにより凹形状の溝を形成し、チャネルス
トッパーを注入した後、酸化膜等の絶縁膜を埋込み平坦
化を行うという方法である。
これは、LOCOS構造では素子分離領域を熱酸化膜により
形成したが、ここでは素子分離領域だけを選択的にエッ
チングすることにより凹形状の溝を形成し、チャネルス
トッパーを注入した後、酸化膜等の絶縁膜を埋込み平坦
化を行うという方法である。
（発明が解決しようとする課題） しかしながら、従来のLOCOS分離を行うと、熱酸化に
より厚いフィールド酸化膜を形成するため、酸化マスク
端には、いわゆるバーズビークが発生し、素子領域に分
離領域が侵入してしまい素子領域が設計値よりも小さく
なるという欠点があった。また特にトランジスタ特性に
おいて、そのチャネル幅が狭くなった場合、バーズビー
クのために素子領域端部のゲート酸化膜厚が厚くなり閾
値電圧が高くなってしまい、これはチャネルストッパー
の条件だけでは制御しきれないため、素子の微細化即ち
集積度の向上が制限されるという問題があった。
より厚いフィールド酸化膜を形成するため、酸化マスク
端には、いわゆるバーズビークが発生し、素子領域に分
離領域が侵入してしまい素子領域が設計値よりも小さく
なるという欠点があった。また特にトランジスタ特性に
おいて、そのチャネル幅が狭くなった場合、バーズビー
クのために素子領域端部のゲート酸化膜厚が厚くなり閾
値電圧が高くなってしまい、これはチャネルストッパー
の条件だけでは制御しきれないため、素子の微細化即ち
集積度の向上が制限されるという問題があった。
また従来の溝埋込み分離では、LOCOS分離のようなバ
ーズビークが生じないため、素子領域と設計値通りに形
成できる。しかしながら、素子の微細化に伴ない、トラ
ンジスタのチャネル幅が狭くなると、特にNMOSトランジ
スタは表面チャネル型であるため、分離溝上端部におい
てフリンジング電界の影響が大きくなり、いわゆるハン
プ特性を有するトランジスタ特性が得られ、これはLOCO
S分離とは逆に、閾値電圧の低下をまねくという問題が
あった。
ーズビークが生じないため、素子領域と設計値通りに形
成できる。しかしながら、素子の微細化に伴ない、トラ
ンジスタのチャネル幅が狭くなると、特にNMOSトランジ
スタは表面チャネル型であるため、分離溝上端部におい
てフリンジング電界の影響が大きくなり、いわゆるハン
プ特性を有するトランジスタ特性が得られ、これはLOCO
S分離とは逆に、閾値電圧の低下をまねくという問題が
あった。
逆にPMOSトランジスタでは埋込みチャネル型であるた
め、分離溝側壁にＰチャネルストッパーが形成される
と、チャネル端部の濃度が低くなり、トランジスタのチ
ャネル幅が狭くなると閾値電圧が高くなるという問題が
あった。
め、分離溝側壁にＰチャネルストッパーが形成される
と、チャネル端部の濃度が低くなり、トランジスタのチ
ャネル幅が狭くなると閾値電圧が高くなるという問題が
あった。
本発明は、上述の課題に鑑みてなされたもので、素子
領域に分離領域が侵入することなく、素子領域を設計値
通りに形成でき、しかも、素子の微細化に伴なって、ト
ランジスタのチャネル幅が狭くなっても、閾値電圧の変
動がない素子を形成することができる素子分離構造を具
えたCMOS集積回路装置の製造方法を提供することを目的
とする。
領域に分離領域が侵入することなく、素子領域を設計値
通りに形成でき、しかも、素子の微細化に伴なって、ト
ランジスタのチャネル幅が狭くなっても、閾値電圧の変
動がない素子を形成することができる素子分離構造を具
えたCMOS集積回路装置の製造方法を提供することを目的
とする。
（課題を解決するための手段） 本発明は上述の課題を解決するため、CMOS集積回路装
置の素子分離構造において、素子分離領域が凹形状の溝
を有し、NMOS素子分離領域においては溝部側壁及び底面
にＮチャネルストッパーとなるＰ型の不純物拡散層が形
成され、PMOS素子分離領域においては溝部底面だけにＰ
チャネルストッパーとなるＮ型の不純物拡散層が形成さ
れる製造方法を採るものである。
置の素子分離構造において、素子分離領域が凹形状の溝
を有し、NMOS素子分離領域においては溝部側壁及び底面
にＮチャネルストッパーとなるＰ型の不純物拡散層が形
成され、PMOS素子分離領域においては溝部底面だけにＰ
チャネルストッパーとなるＮ型の不純物拡散層が形成さ
れる製造方法を採るものである。
（作 用） 本発明は上述の構成によって、素子領域設計値通りに
形成でき、また、素子の微細化に伴なってトランジスタ
のチャネル幅が狭くなっても、閾値電圧の変動がないCM
OS集積回路装置を形成することができ、集積度の向上を
はかることができる。
形成でき、また、素子の微細化に伴なってトランジスタ
のチャネル幅が狭くなっても、閾値電圧の変動がないCM
OS集積回路装置を形成することができ、集積度の向上を
はかることができる。
（実施例） 本発明の実施例を第１図ないし第４図に基づいて説明
する。
する。
第１図（ｉ）は本発明の一実施例による素子分離構造
を有するCMOS集積回路装置の断面図である。Ｐ型半導体
基板１上にＮウエル層２が形成されており、基板表面上
に各々NMOS,PMOSトランジスタが形成されている。各ト
ランジスタは垂直形状の溝で分離されており、溝はCVD
−SiO33が埋込まれて平坦化されている。さらに分離直
下の領域には、NMOS領域ではＰ型のチャネルストッパー
が溝底面及び側壁に形成されており、PMOS領域ではＮ型
のチャネルストッパーが溝底面に形成されている。この
構造により得られるトランジスタの閾値電圧のチャネル
幅依存性は、NMOS（第２図）,PMOS（第３図）ともに、
素子の微細化の影響を受けていないことがわかる。
を有するCMOS集積回路装置の断面図である。Ｐ型半導体
基板１上にＮウエル層２が形成されており、基板表面上
に各々NMOS,PMOSトランジスタが形成されている。各ト
ランジスタは垂直形状の溝で分離されており、溝はCVD
−SiO33が埋込まれて平坦化されている。さらに分離直
下の領域には、NMOS領域ではＰ型のチャネルストッパー
が溝底面及び側壁に形成されており、PMOS領域ではＮ型
のチャネルストッパーが溝底面に形成されている。この
構造により得られるトランジスタの閾値電圧のチャネル
幅依存性は、NMOS（第２図）,PMOS（第３図）ともに、
素子の微細化の影響を受けていないことがわかる。
第１図（ａ）〜（ｇ）は本実施例の製造方法を説明す
る工程断面図である。同図を用いて、本発明にかかる素
子分離構造を有するCMOS集積回路装置及びその製造方法
を工程に従って詳細に説明する。
る工程断面図である。同図を用いて、本発明にかかる素
子分離構造を有するCMOS集積回路装置及びその製造方法
を工程に従って詳細に説明する。
まずＰ型半導体基板（ウエハ）１のPMOS領域となる部
分にＮウエル層２を形成し、次に分離溝埋込み後平坦化
用の熱酸化膜４を50nm,ポリシリコン膜５を140nmデポジ
ットし、さらに分離溝エッチング時のマスクとなるPSG
（リンガラス）６を800nmデポジットする｛第１図
（ａ）｝。素子形成領域を覆うようにレジスト７をパタ
ーニングし、これにマスクとして上記デポジットした多
層膜を異方性エッチングし、さらに分離溝100A,100B,10
0Cを形成すべく半導体基板１及びＮウエル層２を異方性
エッチングする｛第１図（ｂ）｝。
分にＮウエル層２を形成し、次に分離溝埋込み後平坦化
用の熱酸化膜４を50nm,ポリシリコン膜５を140nmデポジ
ットし、さらに分離溝エッチング時のマスクとなるPSG
（リンガラス）６を800nmデポジットする｛第１図
（ａ）｝。素子形成領域を覆うようにレジスト７をパタ
ーニングし、これにマスクとして上記デポジットした多
層膜を異方性エッチングし、さらに分離溝100A,100B,10
0Cを形成すべく半導体基板１及びＮウエル層２を異方性
エッチングする｛第１図（ｂ）｝。
次に、上記レジストを除去した後Ｎチャネルストッパ
ー８を形成するために、PMOS領域を覆うようにレジスト
９をパターニングして、不純物イオン（ここではホウ
素）をイオン注入する。この時、分離溝側壁にも均一に
拡散層が形成できるように、イオンビーム10の入射方向
を傾けて、しかも全くの分離溝側壁に均一に入射するよ
うに半導体基板を連続的に回転させて注入を行なう｛第
１図（ｃ）｝。なお、通常の分離領域（溝100A,100B,10
0C）のパターンは長方形が基本形であるため、ウエハ１
を90度毎４回回転させて注入を行なってもよい。また、
約360度/n毎、ｎ回回転させて注入を行なってもよい。
ただし、上記のイオン注入のドーズ量は分離溝上部にお
けるフリンジング電界を抑制できるように設計しておく
必要がある。従って、ドーズ量が低くて分離溝底面に形
成される拡散層の不純物濃度が、チャネルストッパーと
しての機能を果さない時は、分離溝側壁にイオン注入さ
れないように分離溝底面に垂直なイオン注入を追加して
行い補正してやる必要がある。次に、レジストを除去
し、新たにＰチャネルストッパー11を形成するために、
NMOS領域を覆うようにレジスト12をパターニングし、不
純物イオン（ここではリン）13を注入する｛第１図
（ｄ）｝。この時、分離溝側壁に不純物が入らないよう
に、分離溝底面に対して垂直にイオン注入を行なう。レ
ジスト除去後、分離溝埋込み前の下地酸化14を行ない
｛第１図（ｅ）｝、CVD酸化膜３を埋込み、平坦化のた
めにレジスト15を全面に塗布する｛第１図（ｆ）｝。こ
の後、レジスト15及びCVD酸化膜３を均一にエッチング
して平坦化を行い、半導体基板表面を露出する。次にト
ランジスタの閾値電圧制御用の注入を行う｛第１図
（ｇ）｝。ここで、ゲート電極16はn+ポリSiで形成され
るため、NMOSは表面チャネル型17としてＰ型の、PMOSは
埋込みチャネル型18としてＰ型の不純物を注入する。後
は、通常のCMOS集積回路の形成法に従って、ゲート酸化
膜19及びゲート電極16をパターニングして、これをマス
クとしてセルフアラインにてソース／ドレイン領域20,2
1を形成する｛第１図（ｈ）｝。さらに、層間絶縁膜22
をデポジットし、コンタクト窓開けを行った後、Al電極
23配線を行って本実施例のCMOS集積回路装置を形成する
｛第１図（ｉ）｝。
ー８を形成するために、PMOS領域を覆うようにレジスト
９をパターニングして、不純物イオン（ここではホウ
素）をイオン注入する。この時、分離溝側壁にも均一に
拡散層が形成できるように、イオンビーム10の入射方向
を傾けて、しかも全くの分離溝側壁に均一に入射するよ
うに半導体基板を連続的に回転させて注入を行なう｛第
１図（ｃ）｝。なお、通常の分離領域（溝100A,100B,10
0C）のパターンは長方形が基本形であるため、ウエハ１
を90度毎４回回転させて注入を行なってもよい。また、
約360度/n毎、ｎ回回転させて注入を行なってもよい。
ただし、上記のイオン注入のドーズ量は分離溝上部にお
けるフリンジング電界を抑制できるように設計しておく
必要がある。従って、ドーズ量が低くて分離溝底面に形
成される拡散層の不純物濃度が、チャネルストッパーと
しての機能を果さない時は、分離溝側壁にイオン注入さ
れないように分離溝底面に垂直なイオン注入を追加して
行い補正してやる必要がある。次に、レジストを除去
し、新たにＰチャネルストッパー11を形成するために、
NMOS領域を覆うようにレジスト12をパターニングし、不
純物イオン（ここではリン）13を注入する｛第１図
（ｄ）｝。この時、分離溝側壁に不純物が入らないよう
に、分離溝底面に対して垂直にイオン注入を行なう。レ
ジスト除去後、分離溝埋込み前の下地酸化14を行ない
｛第１図（ｅ）｝、CVD酸化膜３を埋込み、平坦化のた
めにレジスト15を全面に塗布する｛第１図（ｆ）｝。こ
の後、レジスト15及びCVD酸化膜３を均一にエッチング
して平坦化を行い、半導体基板表面を露出する。次にト
ランジスタの閾値電圧制御用の注入を行う｛第１図
（ｇ）｝。ここで、ゲート電極16はn+ポリSiで形成され
るため、NMOSは表面チャネル型17としてＰ型の、PMOSは
埋込みチャネル型18としてＰ型の不純物を注入する。後
は、通常のCMOS集積回路の形成法に従って、ゲート酸化
膜19及びゲート電極16をパターニングして、これをマス
クとしてセルフアラインにてソース／ドレイン領域20,2
1を形成する｛第１図（ｈ）｝。さらに、層間絶縁膜22
をデポジットし、コンタクト窓開けを行った後、Al電極
23配線を行って本実施例のCMOS集積回路装置を形成する
｛第１図（ｉ）｝。
なお、本実施例では、ＮウエルCMOS構造を説明した
が、ＰウエルCMOS構造でも同様であり、さらに両ウエル
CMOS構造であっても同様にして形成できる。また、ゲー
ト電極がn+ポリシリコンであるため、PMOSトランジスタ
のチャネルは埋込み型であるが、ゲート電極材料によっ
て、チャネルは表面型にもなり得る。従って、表面型と
なる場合は、上述のNMOSトランジスタの場合と同様、分
離溝側壁にもチャネルストッパーを形成する必要があ
る。また、NMOSトランジスタが埋込みチャネルとなる場
合も、上述のPMOSトランジスタの場合と同様、分離溝側
壁にチャネルストッパーが形成されないよう注意すれば
よい。さらに、チャネルストッパー形成時に、NMOS領域
から行ったが、PMOS領域を先に形成し得ることは自明で
ある。
が、ＰウエルCMOS構造でも同様であり、さらに両ウエル
CMOS構造であっても同様にして形成できる。また、ゲー
ト電極がn+ポリシリコンであるため、PMOSトランジスタ
のチャネルは埋込み型であるが、ゲート電極材料によっ
て、チャネルは表面型にもなり得る。従って、表面型と
なる場合は、上述のNMOSトランジスタの場合と同様、分
離溝側壁にもチャネルストッパーを形成する必要があ
る。また、NMOSトランジスタが埋込みチャネルとなる場
合も、上述のPMOSトランジスタの場合と同様、分離溝側
壁にチャネルストッパーが形成されないよう注意すれば
よい。さらに、チャネルストッパー形成時に、NMOS領域
から行ったが、PMOS領域を先に形成し得ることは自明で
ある。
さらに、Ｎチャネルストッパーは、上記の形成方法に
よると分離溝側壁よりも分離溝底面の方がかなり濃度が
高くなるため、Ｐチャネルストッパー形成時にレジスト
マスクを用いずとも、NMOS領域ではＰチャネルストッパ
ーは濃度的に補償し得る。また、補償できなくとも、上
述の実施例中でも記したように、Ｎチャネルストッパー
を分離側壁に注入しないような分離底面に垂直な注入で
不純物イオンの追加を行えばよい。
よると分離溝側壁よりも分離溝底面の方がかなり濃度が
高くなるため、Ｐチャネルストッパー形成時にレジスト
マスクを用いずとも、NMOS領域ではＰチャネルストッパ
ーは濃度的に補償し得る。また、補償できなくとも、上
述の実施例中でも記したように、Ｎチャネルストッパー
を分離側壁に注入しないような分離底面に垂直な注入で
不純物イオンの追加を行えばよい。
また、Ｐチャネルストッパー形成時に、分離側壁に対
して注入イオンの侵入を確実に阻止する方法として、分
離側壁だけ耐イオン注入マスクとなる絶縁膜側壁を形成
してから、Ｐチャネルストッパーの不純物イオン注入を
行えばよい。ただし、絶縁膜側壁形成前には、Ｎチャネ
ルストッパーを形成しておかねばならないことは自明で
ある。
して注入イオンの侵入を確実に阻止する方法として、分
離側壁だけ耐イオン注入マスクとなる絶縁膜側壁を形成
してから、Ｐチャネルストッパーの不純物イオン注入を
行えばよい。ただし、絶縁膜側壁形成前には、Ｎチャネ
ルストッパーを形成しておかねばならないことは自明で
ある。
第２の実施例として、第４図（ｉ）に示したように、
分離溝がテーパ形状となる場合がある。図のように、分
離溝の開口部よりも底面部の方が狭いテーパ形状では、
第１の実施例で述べたような、Ｎチャネルストッパーで
回転注入を行う必要はない。即ち、分離側壁が注入イオ
ンにさらされるためである。逆にＰチャネルストッパー
を形成する時には分離側壁にだけ耐イオン注入マスクと
なる絶縁膜側壁24を形成した後、イオン注入を行わねば
ならない。第４図（ａ）〜（ｉ）は、本実施例の製造方
法を工程順に示した断面図であるが、第１の実施例と、
ほとんど同様のため説明は省略する。
分離溝がテーパ形状となる場合がある。図のように、分
離溝の開口部よりも底面部の方が狭いテーパ形状では、
第１の実施例で述べたような、Ｎチャネルストッパーで
回転注入を行う必要はない。即ち、分離側壁が注入イオ
ンにさらされるためである。逆にＰチャネルストッパー
を形成する時には分離側壁にだけ耐イオン注入マスクと
なる絶縁膜側壁24を形成した後、イオン注入を行わねば
ならない。第４図（ａ）〜（ｉ）は、本実施例の製造方
法を工程順に示した断面図であるが、第１の実施例と、
ほとんど同様のため説明は省略する。
なお、本実施例においても第１の実施例と同様、Ｎチ
ャネルストッパーがＰチャネルストッパーの不純物濃度
を補償し、かつＮチャネルストッパーとして機能すれ
ば、Ｐチャネルストッパー注入時にはレジストマスクは
不要である。
ャネルストッパーがＰチャネルストッパーの不純物濃度
を補償し、かつＮチャネルストッパーとして機能すれ
ば、Ｐチャネルストッパー注入時にはレジストマスクは
不要である。
（発明の効果） 以上の説明から明らかなように、本発明は素子分離領
域が凹形状の溝で形成されることにより、素子領域を設
計値通りに形成でき、またＮチャネルストッパーを溝側
壁及び底面に、Ｐチャネルストッパーを溝底面だけにイ
オン注入することにより、素子の微細化に伴なってトラ
ンジスタのチャネル幅が狭くなっても、閾値電圧の変動
がないCMOS集積回路装置を形成することができるため、
素子の微細化即ち集積度の向上をはかることができ、そ
の実用上の効果は極めて大である。
域が凹形状の溝で形成されることにより、素子領域を設
計値通りに形成でき、またＮチャネルストッパーを溝側
壁及び底面に、Ｐチャネルストッパーを溝底面だけにイ
オン注入することにより、素子の微細化に伴なってトラ
ンジスタのチャネル幅が狭くなっても、閾値電圧の変動
がないCMOS集積回路装置を形成することができるため、
素子の微細化即ち集積度の向上をはかることができ、そ
の実用上の効果は極めて大である。
第１図（ａ）〜（ｉ）は本発明の第１の実施例における
素子分離構造を有するCMOS集積回路装置の製造方法を工
程順に示した断面図、第２図は第１図で示した方法で製
造されたNMOSトランジスタの閾値電圧のチャネル幅依存
性を示す特性曲線図、第３図は上記PMOSトランジスタの
閾値電圧のチャネル幅依存性を示す特性曲線図、第４図
（ａ）〜（ｉ）は本発明の第２の実施例における素子分
離構造を有するCMOS集積回路装置の製造方法を工程順に
示した断面図、第５図（ａ）〜（ｆ）は従来例における
LOCOK分離構造を有するCMOS集積回路装置の製造方法を
工程順に示した断面図、第６図は凹形状分離溝を有する
従来のNMOSトランジスタにおいて、フリンジング電界の
影響により閾値電圧が低下することを示す特性曲線図、
第７図は、上記PMOSトランジスタにおいて、溝側壁にも
Ｐチャネルストッパーが形成されることにより閾値電圧
が高くなることを示す特性曲線図である。 １……Ｐ型半導体基板、２……Ｎウエル層、３……CVD
酸化膜、４……熱酸化膜、５……ポリシリコン膜、６…
…リンガラス、7,9,12,15……レジスト、８……Ｎチャ
ネルストッパー、10……イオンビーム、11……Ｐチャネ
ルストッパー、13……不純物イオン、14……下地酸化、
16……ゲート電極、17……表面チャネル型、18……埋込
みチャネル型、19……ゲート酸化膜、20,21……ソース
ドレイン領域、22……層間絶縁膜、23……Al電極、24…
…絶縁膜側壁。
素子分離構造を有するCMOS集積回路装置の製造方法を工
程順に示した断面図、第２図は第１図で示した方法で製
造されたNMOSトランジスタの閾値電圧のチャネル幅依存
性を示す特性曲線図、第３図は上記PMOSトランジスタの
閾値電圧のチャネル幅依存性を示す特性曲線図、第４図
（ａ）〜（ｉ）は本発明の第２の実施例における素子分
離構造を有するCMOS集積回路装置の製造方法を工程順に
示した断面図、第５図（ａ）〜（ｆ）は従来例における
LOCOK分離構造を有するCMOS集積回路装置の製造方法を
工程順に示した断面図、第６図は凹形状分離溝を有する
従来のNMOSトランジスタにおいて、フリンジング電界の
影響により閾値電圧が低下することを示す特性曲線図、
第７図は、上記PMOSトランジスタにおいて、溝側壁にも
Ｐチャネルストッパーが形成されることにより閾値電圧
が高くなることを示す特性曲線図である。 １……Ｐ型半導体基板、２……Ｎウエル層、３……CVD
酸化膜、４……熱酸化膜、５……ポリシリコン膜、６…
…リンガラス、7,9,12,15……レジスト、８……Ｎチャ
ネルストッパー、10……イオンビーム、11……Ｐチャネ
ルストッパー、13……不純物イオン、14……下地酸化、
16……ゲート電極、17……表面チャネル型、18……埋込
みチャネル型、19……ゲート酸化膜、20,21……ソース
ドレイン領域、22……層間絶縁膜、23……Al電極、24…
…絶縁膜側壁。
フロントページの続き (56)参考文献 特開 昭59−161838（ＪＰ，Ａ) 特開 昭63−21824（ＪＰ，Ａ) 特開 昭62−281322（ＪＰ，Ａ)
Claims (7)
- 【請求項１】少なくとも半導体基板とは異なる導電型の
ウエル層を有するCMOS集積回路装置の製造方法におい
て、次の工程を有することを特徴とするCMOS集積回路装
置の製造方法： （イ）半導体基板及びウエル層内に、素子形成領域を分
離するように、選択的に前記半導体基板の主表面にほぼ
垂直の側壁を有する素子分離溝を形成する工程、 （ロ）前記素子分離溝によって分離された全ての素子形
成領域を耐イオン注入マスクで覆い、被覆されなかった
素子分離領域に対して、ＰチャネルストッパーとなるＮ
型の不純物イオンを、前記半導体基板主表面に対して垂
直な方向から分離溝底面だけイオン注入する工程、 （ハ）前記分離された全ての素子形成領域と、前記素子
分離溝のうちPMOS素子分離領域を耐イオン注入マスクで
覆い、前記耐イオン注入マスクで被覆されなかったNMOS
素子分離領域に対して、ＮチャネルストッパーとなるＰ
型の不純物イオンを、前記半導体基板主表面とイオンビ
ームに垂直な面との角度を傾け全部でｎ回のイオン注入
における１回ごとの、前記半導体基板の回転角度を約36
0度/nの整数倍としてイオン注入を行い、前記NMOS素子
分離領域の分離溝側壁及び底面へ不純物イオンを注入す
ることにより、前記（ロ）の工程でイオン注入されるＮ
型の不純物イオンを補償し、なおかつＮチャネルストッ
パーとして機能させる工程。 - 【請求項２】ｎの値が４である請求項（１）記載のCMOS
集積回路装置の製造方法。 - 【請求項３】半導体基板主表面とイオンビームに垂直な
面との角度を傾け、前記半導体基板とビームスキャン面
に対して連続的に平面自回転させる請求項（１）記載の
CMOS集積回路装置の製造方法。 - 【請求項４】少なくとも半導体基板とは異なる導電型の
ウエル層を有するCMOS集積回路装置の製造方法におい
て、次の工程を有することを特徴とするCMOS集積回路装
置の製造方法： （イ）半導体基板及びウエル層内に、素子形成領域を分
離するように、選択的にほぼ垂直形状の側壁を有する素
子分離溝を形成する工程、 （ロ）分離された全ての素子形成領域と素子分離溝のう
ちPMOS素子分離領域を耐イオン注入マスクで覆い、被覆
されなかったNMOS素子分離領域に対して、Ｎチャネルス
トッパーとなるＰ型の不純物イオンを、前記半導体基板
とイオンビームに垂直な面との角度を傾け全部でｎ回の
イオン注入における１回ごとの、前記半導体基板の回転
角度を約360/nの整数倍としてイオン注入を行い、前記N
MOS素子分離領域の側壁及び底面へ不純物イオンを注入
する工程、 （ハ）全ての素子分離溝の底面は半導体基板主表面ある
いはウエル層表面が露出しており側壁だけ耐イオン注入
マスクとなる薄い側壁を形成する工程、 （ニ）前記分離された全ての素子形成領域と、前記側壁
を形成した素子分離溝のうちNMOS素子分離領域を耐イオ
ン注入マスクで覆い、被覆されなかったPMOS素子分離領
域に対して、ＰチャネルストッパーとなるＮ型の不純物
イオンを、前記PMOS素子分離溝の底面にだけイオン注入
する工程。 - 【請求項５】ｎの値が４である請求項（４）記載のCMOS
集積回路装置の製造方法。 - 【請求項６】イオン注入されるＮ型の不純物イオンを補
償し、なおかつＮチャネルストッパーとして機能させる
ことを特徴とすることにより、（ニ）の工程において耐
イオン注入マスクで覆う領域を、分離された全ての素子
形成領域だけに限定する請求項（４）記載のCMOS集積回
路装置の素子分離構造の製造方法。 - 【請求項７】少なくとも半導体基板とは異なる導電型の
ウエル層を有し、次の工程に従って形成されることを特
徴とするCMOS集積回路装置の製造方法： （イ）半導体基板及びウエル層内に、素子形成領域を分
離するように、選択的に溝を形成し、その溝形状が半導
体基板主表面の開口部より溝底部の方が狭くなるような
テーパ形状側壁を有する素子分離溝を形成する工程、 （ロ）分離された全ての素子形成領域と素子分離溝のう
ちPMOS素子分離領域を耐イオン注入マスクで覆い、被覆
されなかったNMOS素子分離領域の側壁及び底面に対し
て、ＮチャネルストッパーとなるＰ型の不純物イオン注
入する工程、 （ハ）全ての素子分離溝の底面は半導体基板主表面ある
いはウエル層表面が露出しており、側壁にだけ耐イオン
注入マスクとなる薄い側壁を形成する工程、 （ニ）分離された全ての素子形成領域と、素子分離溝の
うちNMOS素子分離領域を耐イオン注入マスクで覆い、被
覆されなかったPMOS素子分離領域に対して、Ｐチャネル
ストッパーとなるＮ型の不純物イオンを、前記PMOS素子
分離溝の底面にだけイオン注入する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63187009A JP2565744B2 (ja) | 1988-07-28 | 1988-07-28 | Ｃｍｏｓ集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63187009A JP2565744B2 (ja) | 1988-07-28 | 1988-07-28 | Ｃｍｏｓ集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0237767A JPH0237767A (ja) | 1990-02-07 |
| JP2565744B2 true JP2565744B2 (ja) | 1996-12-18 |
Family
ID=16198606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63187009A Expired - Fee Related JP2565744B2 (ja) | 1988-07-28 | 1988-07-28 | Ｃｍｏｓ集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565744B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334032A (ja) * | 1993-03-23 | 1994-12-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7550355B2 (en) * | 2005-08-29 | 2009-06-23 | Toshiba America Electronic Components, Inc. | Low-leakage transistor and manufacturing method thereof |
-
1988
- 1988-07-28 JP JP63187009A patent/JP2565744B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237767A (ja) | 1990-02-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |