JPH0650475B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0650475B2 JPH0650475B2 JP62111335A JP11133587A JPH0650475B2 JP H0650475 B2 JPH0650475 B2 JP H0650475B2 JP 62111335 A JP62111335 A JP 62111335A JP 11133587 A JP11133587 A JP 11133587A JP H0650475 B2 JPH0650475 B2 JP H0650475B2
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- JP
- Japan
- Prior art keywords
- unit
- test
- terminal
- functional block
- lsi
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、特に種々の仕様要求に応じら
れるように、あらかじめ設計された多くの機能ブロック
を組み合わせて構成される半導体集積回路に関する。
れるように、あらかじめ設計された多くの機能ブロック
を組み合わせて構成される半導体集積回路に関する。
〔従来の技術〕 近年、半導体集積回路、特にマイクロコンピュータやメ
モリを始めとするＬＳＩ（大規模集積回路）はその応用
分野が広がり多方面で利用されている。しかしながら応
用分野が広がるにつれて、従来の汎用ＬＳＩは効率的な
システムを構成するには必ずしも十分でなく、それぞれ
応用分野に最適な機能を持つ専用ＬＳＩが要求されるよ
うになってきた。この様な要求に対処するため、ゲート
アレイやスタンダードセルアレイなどのいわゆるセミカ
スタムＬＳＩが普及しつつある。
モリを始めとするＬＳＩ（大規模集積回路）はその応用
分野が広がり多方面で利用されている。しかしながら応
用分野が広がるにつれて、従来の汎用ＬＳＩは効率的な
システムを構成するには必ずしも十分でなく、それぞれ
応用分野に最適な機能を持つ専用ＬＳＩが要求されるよ
うになってきた。この様な要求に対処するため、ゲート
アレイやスタンダードセルアレイなどのいわゆるセミカ
スタムＬＳＩが普及しつつある。
これらのセミカスタムＬＳＩは大量使用を前提としたフ
ルカスタムＬＳＩと汎用ＬＳＩとの中間に位置するもの
であるが、現状の設計技術では製造コストはそれほど小
さくできないがその特徴である短納期を生かした少量生
産品に適用されている。
ルカスタムＬＳＩと汎用ＬＳＩとの中間に位置するもの
であるが、現状の設計技術では製造コストはそれほど小
さくできないがその特徴である短納期を生かした少量生
産品に適用されている。
そこで、上述のセミカスタムＬＳＩにもフルカスタムＬ
ＳＩに近い効率を求めて新しい技術が適用される様にな
ってきた。
ＳＩに近い効率を求めて新しい技術が適用される様にな
ってきた。
その一つにマイクロセルあるいはメガセルと称する手法
がある。これは従来の様に論理ゲートを組合せてＬＳＩ
を構成するのではなく、一つの汎用ＬＳＩが有する機
能、あるいはその他の特定の機能を基本ブロックと同等
に扱い、これらを組合せてＬＳＩを構成する手法であ
る。この手法によれば、あらかじめ特定の機能を持った
機能ブロックを集積回路化した最適な論理回路を用いて
構成し、またこの機能ブロックの集積回路上のマスクパ
ターンも必要に応じて時間をかけて設計し集積度を上げ
ておくことが可能である。
がある。これは従来の様に論理ゲートを組合せてＬＳＩ
を構成するのではなく、一つの汎用ＬＳＩが有する機
能、あるいはその他の特定の機能を基本ブロックと同等
に扱い、これらを組合せてＬＳＩを構成する手法であ
る。この手法によれば、あらかじめ特定の機能を持った
機能ブロックを集積回路化した最適な論理回路を用いて
構成し、またこの機能ブロックの集積回路上のマスクパ
ターンも必要に応じて時間をかけて設計し集積度を上げ
ておくことが可能である。
この様に発展を続けているセミカスタムＬＳＩにとって
一つの重要な問題点はそのＬＳＩが正常な機能、性能を
有するかを判定するためのテスト手法である。
一つの重要な問題点はそのＬＳＩが正常な機能、性能を
有するかを判定するためのテスト手法である。
半導体の製造プロセスは進歩しているとは言っても依然
として歩留りの問題は存在している。この事は製造され
たＬＳＩには必ず欠陥を有するものが混在しておりＬＳ
Ｉの製造後これを除去する事が不可欠であることを示し
ている。そして、これまでに半導体集積回路の設計、製
造に対すると同様の努力がテスト手法とテスト装置の開
発に重ねられて来た。しかしながら、前述したセミカス
タムＬＳＩについて言えば、ユーザによりＬＳＩの仕様
が決定され、これを実現するＬＳＩの設計がある程度進
行しないとテストに係る設計に着手できない。このため
テスト設計がネックとなりＬＳＩの開発が遅れたり、あ
るいは簡単な機能テストを実行するだけのテスト用の入
出力信号系列（以下テストパターンと称す）を準備する
のみですませるいった場合が多い。当然この種のテスト
手法についても工夫がなされて来ている。最も効果的と
考えられている手法は、セミカスタムＬＳＩ全体の機能
仕様が決定されてから、この全体機能をテストするテス
トパターンを考えるのではなく、予め準備された個々の
機能ブロックに対するテストパターンを用意しておき、
ユーザがいずれの機能ブロックを選択するかに応じて、
これら用意されたテストパターンを合成して全体のテス
トパターンを得る手法である。この様なテスト手法を適
用するには、ＬＳＩ上にそのための機能が備わっていな
ければならない。以下にこの従来例を述べる。
として歩留りの問題は存在している。この事は製造され
たＬＳＩには必ず欠陥を有するものが混在しておりＬＳ
Ｉの製造後これを除去する事が不可欠であることを示し
ている。そして、これまでに半導体集積回路の設計、製
造に対すると同様の努力がテスト手法とテスト装置の開
発に重ねられて来た。しかしながら、前述したセミカス
タムＬＳＩについて言えば、ユーザによりＬＳＩの仕様
が決定され、これを実現するＬＳＩの設計がある程度進
行しないとテストに係る設計に着手できない。このため
テスト設計がネックとなりＬＳＩの開発が遅れたり、あ
るいは簡単な機能テストを実行するだけのテスト用の入
出力信号系列（以下テストパターンと称す）を準備する
のみですませるいった場合が多い。当然この種のテスト
手法についても工夫がなされて来ている。最も効果的と
考えられている手法は、セミカスタムＬＳＩ全体の機能
仕様が決定されてから、この全体機能をテストするテス
トパターンを考えるのではなく、予め準備された個々の
機能ブロックに対するテストパターンを用意しておき、
ユーザがいずれの機能ブロックを選択するかに応じて、
これら用意されたテストパターンを合成して全体のテス
トパターンを得る手法である。この様なテスト手法を適
用するには、ＬＳＩ上にそのための機能が備わっていな
ければならない。以下にこの従来例を述べる。
第５図はテストを容易に行えるように工夫された従来の
セミカスタムＬＳＩのチップ概略図である。図に示すよ
うに、このＬＳＩチップ１００はマイクロセルＡ１０
１，Ｂ１０２，Ｃ１０３と称する機能ブロックを半導体
基板上に配置し、各機能ブロックが有する探針用電極
（あるいはボンディング用電極）間を要求仕様に合せて
金属配線を施し構成されている。この構成により、この
ＬＳＩのテスト手法として各々の機能ブロックに対し、
あらかじめ準備したテストパターンを各々の機能ブロッ
クが有する探針用（ボンディング用）電極に探針を接触
させてテストすることが出来る。
セミカスタムＬＳＩのチップ概略図である。図に示すよ
うに、このＬＳＩチップ１００はマイクロセルＡ１０
１，Ｂ１０２，Ｃ１０３と称する機能ブロックを半導体
基板上に配置し、各機能ブロックが有する探針用電極
（あるいはボンディング用電極）間を要求仕様に合せて
金属配線を施し構成されている。この構成により、この
ＬＳＩのテスト手法として各々の機能ブロックに対し、
あらかじめ準備したテストパターンを各々の機能ブロッ
クが有する探針用（ボンディング用）電極に探針を接触
させてテストすることが出来る。
しかし、上述した従来例には次の様な問題点がある。ま
ず、決定的な欠点は、このＬＳＩがパッケージングされ
たとき全くその効果を発揮しないことがあることであ
る。例えば第５図の場合には、各々の機能ブロックに準
備された探針用電極の一部しかＬＳＩの端子としてのパ
ッケージ電極に接続されていない。従って、この例にお
いて効果的なテスト手法が適用できるのは、このＬＳＩ
がまだ半導体基板のままの形であるときのテスト、すな
わちウェハーテストの段階のみである。そしてＬＳＩ製
造工程をみると、ウェハーテストからパッケージングま
ではかなりの工程を経なければならず、この間に機能，
性能的な不良を引き起すことは十分考えられる。つまり
本例では非常に限定された形でしか効果的なテスト手法
が適用できないことである。
ず、決定的な欠点は、このＬＳＩがパッケージングされ
たとき全くその効果を発揮しないことがあることであ
る。例えば第５図の場合には、各々の機能ブロックに準
備された探針用電極の一部しかＬＳＩの端子としてのパ
ッケージ電極に接続されていない。従って、この例にお
いて効果的なテスト手法が適用できるのは、このＬＳＩ
がまだ半導体基板のままの形であるときのテスト、すな
わちウェハーテストの段階のみである。そしてＬＳＩ製
造工程をみると、ウェハーテストからパッケージングま
ではかなりの工程を経なければならず、この間に機能，
性能的な不良を引き起すことは十分考えられる。つまり
本例では非常に限定された形でしか効果的なテスト手法
が適用できないことである。
さらに本例では、個々の機能ブロックにそれぞれテスト
用の探針用電極を備えているが、これらは機械的精度を
満足させなければならないため、これらが占める面積は
かなり大きなものとなっている。このことと共にテスト
に必要な端子数が現実の集積回路の端子数よりもはるか
に多いことがＬＳＩ全体の集積度を低下させていて欠点
の一つになっている。
用の探針用電極を備えているが、これらは機械的精度を
満足させなければならないため、これらが占める面積は
かなり大きなものとなっている。このことと共にテスト
に必要な端子数が現実の集積回路の端子数よりもはるか
に多いことがＬＳＩ全体の集積度を低下させていて欠点
の一つになっている。
本発明の目的は上述の問題点を解決するためになされた
ものであり、特定の機能ブロックをテストする際は、そ
の機能ブロックと直接に接続されている端子以外の端子
をその機能ブロックのテストのための各種信号の送受に
使用することにより、セミカスタムＬＳＩに要求されて
いる個々の機能ブロックを独立してテストすることがで
きる半導体集積回路を提供することにある。
ものであり、特定の機能ブロックをテストする際は、そ
の機能ブロックと直接に接続されている端子以外の端子
をその機能ブロックのテストのための各種信号の送受に
使用することにより、セミカスタムＬＳＩに要求されて
いる個々の機能ブロックを独立してテストすることがで
きる半導体集積回路を提供することにある。
本発明の半導体集積回路は、あらかじめ設計された複数
の機能ブロックを半導体基板上に組合せて構成される半
導体集積回路において、端子を含む機能ブロック内にそ
の機能ブロックがテスト中か否かを判別する判別手段
と、この判別手段からの制御信号に従って、この機能ブ
ロック内の端子を他の機能ブロックのテスト用端子に切
換える切換え手段とを有して構成される。
の機能ブロックを半導体基板上に組合せて構成される半
導体集積回路において、端子を含む機能ブロック内にそ
の機能ブロックがテスト中か否かを判別する判別手段
と、この判別手段からの制御信号に従って、この機能ブ
ロック内の端子を他の機能ブロックのテスト用端子に切
換える切換え手段とを有して構成される。
次に本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例の全体を示したシステム構成
図である。第１図においてＬＳＩ１０は予め用意された
機能ブロックＣＰＵ２０，シリアル送受信ユニット３
０，並列入出力ユニット４０，割込み制御ユニット５
０，タイマユニット６０およびバスインタフェースユニ
ット７０をＩ／Ｏバス８０，コントロールバス９０によ
り相互に接続されて構成されている。また各機能ブロッ
ク間信号としてタイマユニット６０から割込み制御ユニ
ット５０へのタイムアップ時の割込み要求信号６１，シ
リアル送受信ユニット３０から割込み制御ユニット５０
へのシリアル転送終了時の割込み要求信号３１、タイマ
ユニット６０からシリアル送受信ユニット３０へのタイ
ムベース信号６２および割込み制御ユニット５０からＣ
ＰＵ２０への割込み制御信号５１が設けられている。
図である。第１図においてＬＳＩ１０は予め用意された
機能ブロックＣＰＵ２０，シリアル送受信ユニット３
０，並列入出力ユニット４０，割込み制御ユニット５
０，タイマユニット６０およびバスインタフェースユニ
ット７０をＩ／Ｏバス８０，コントロールバス９０によ
り相互に接続されて構成されている。また各機能ブロッ
ク間信号としてタイマユニット６０から割込み制御ユニ
ット５０へのタイムアップ時の割込み要求信号６１，シ
リアル送受信ユニット３０から割込み制御ユニット５０
へのシリアル転送終了時の割込み要求信号３１、タイマ
ユニット６０からシリアル送受信ユニット３０へのタイ
ムベース信号６２および割込み制御ユニット５０からＣ
ＰＵ２０への割込み制御信号５１が設けられている。
そこで各機能ブロックを個別にテストするにはＩ／Ｏバ
ス８０，コントロールバス９０および機能ブロック間の
各種信号が必要である。このうちＩ／Ｏバス８０，コン
トロールバス９０の信号はバスインタフェースユニット
７０を介して、バス端子７５から供給あるいはモニタで
きる。機能ブロック間の各種信号については、第１図に
示した様に割込み要求信号３１および６１は割込み制御
ユニット５０に入力されるほか、並列入出力ユニット４
０にも入力されている。また同様に割込み制御信号５１
はＣＰＵ２０だけでなく並列入出力ユニット４０にも入
力されている。
ス８０，コントロールバス９０および機能ブロック間の
各種信号が必要である。このうちＩ／Ｏバス８０，コン
トロールバス９０の信号はバスインタフェースユニット
７０を介して、バス端子７５から供給あるいはモニタで
きる。機能ブロック間の各種信号については、第１図に
示した様に割込み要求信号３１および６１は割込み制御
ユニット５０に入力されるほか、並列入出力ユニット４
０にも入力されている。また同様に割込み制御信号５１
はＣＰＵ２０だけでなく並列入出力ユニット４０にも入
力されている。
次に機能ブロック内の構成の詳細を説明してテスト時の
動作を明確にする。
動作を明確にする。
第２図はシリアル送受信ユニット３０のブロック図、第
３図は並列入出力ユニット４０のブロック図である。第
２図において３０１は送信バッファ、３０２は受信バッ
ファ、３０４は送信シリアルレジスタ、３０５は受信シ
リアルレジスタ、３０６，３０７はそれぞれ送信，受信
コントロール部、３０８はボーレートジェネレータであ
る。また３０３はユニットの全体動作を制御するための
情報を格納する制御レジスタであり、これらは一般的な
シリアル送受信ユニットに必要な構成となっている。こ
こで、本ユニットのテストを行う前にＩ／Ｏバス８０を
介してブロック番号レジスタ３１１にブロック番号デー
タを書き込んでおく。これを比較器３１２で判定する。
書き込まれたブロック番号データが本シリアル送受信ユ
ニット３０を示しておらず、かつテスト状態であれば本
ユニットは動作させる必要は無く、本ユニットが有する
端子は他の機能ブロックのテストのために使用可能であ
る。この状態をアンドゲート３１３で得ている。このと
き本ユニットの端子ＴＸＤ，ＲＸＤ，▲▼，▲
▼は他ブロックのテストのための端子に切換わる。
本実施例では▲▼端子をタイムユニット６０から
のタイムベース信号６２のモニタ用端子として使用して
いる。他の信号３１５はさらに端子に出力してモニタが
必要な信号のための予備に、また３１６，３１７は他の
ブロックに供給するテスト信号としての予備である。当
然本ユニットが選択された場合、あるいはテスト状態で
ない場合は各端子はシリアル送受信ユニット本来の端子
としての機能をはたす。
３図は並列入出力ユニット４０のブロック図である。第
２図において３０１は送信バッファ、３０２は受信バッ
ファ、３０４は送信シリアルレジスタ、３０５は受信シ
リアルレジスタ、３０６，３０７はそれぞれ送信，受信
コントロール部、３０８はボーレートジェネレータであ
る。また３０３はユニットの全体動作を制御するための
情報を格納する制御レジスタであり、これらは一般的な
シリアル送受信ユニットに必要な構成となっている。こ
こで、本ユニットのテストを行う前にＩ／Ｏバス８０を
介してブロック番号レジスタ３１１にブロック番号デー
タを書き込んでおく。これを比較器３１２で判定する。
書き込まれたブロック番号データが本シリアル送受信ユ
ニット３０を示しておらず、かつテスト状態であれば本
ユニットは動作させる必要は無く、本ユニットが有する
端子は他の機能ブロックのテストのために使用可能であ
る。この状態をアンドゲート３１３で得ている。このと
き本ユニットの端子ＴＸＤ，ＲＸＤ，▲▼，▲
▼は他ブロックのテストのための端子に切換わる。
本実施例では▲▼端子をタイムユニット６０から
のタイムベース信号６２のモニタ用端子として使用して
いる。他の信号３１５はさらに端子に出力してモニタが
必要な信号のための予備に、また３１６，３１７は他の
ブロックに供給するテスト信号としての予備である。当
然本ユニットが選択された場合、あるいはテスト状態で
ない場合は各端子はシリアル送受信ユニット本来の端子
としての機能をはたす。
次に第３図の並列入出力ユニット４０のブロック図にお
いて、４０１，４１１はデータの入出力方向を指定する
モードレジスタ、４０２，４１２は出力データを格納す
る出力ラッチ、４０３，４１３は入力バッファ、４０
４，４１４は出力バッファである。本ユニットも第２図
と同様に自ユニットが選択されているか否かを判定する
ためのブロック番号レジスタ４２１と比較器４２２とを
持っている。今、本ユニットが選択されておらず、かつ
テスト状態である場合をアンドゲート４３０で抽出する
と、本ユニットの端子はテスト用端子に切換わる。例え
ば前述のシリアル送受信ユニット３０が独立してテスト
されている時、本並列入出力ユニットは選択されていな
いので、端子４１６に与えられた信号はアンドゲート４
１５を通過し、信号４１としてシリアル送受信ユニット
３０内のボーレートジェネレータ３０８に与えられる。
これはシリアル送受信ユニット３０の動作テストに必要
なタイムベース信号を、タイマユニット６０を動作させ
なくとも端子４１６から供給できることを示している。
なお、通常、並列入出力ユニット４０は多ビットの端子
を持っているが、第３図ではこの内のテスト時に出力と
なる端子および入力となる端子をそれぞれ１ビットだけ
図示している。タイマユニット６０からのタイムアップ
割込要求信号６１，シリアル送受信ユニット３０からの
転送終了要求信号３１および割込制御ユニット５０から
の割込み制御信号５１も各信号を発生するユニットがテ
スト動作中のとき、並列入出力ユニット４０の端子４０
６および同様な構成の他のビットの出力端子に出力して
その動作をモニタする事ができる。
いて、４０１，４１１はデータの入出力方向を指定する
モードレジスタ、４０２，４１２は出力データを格納す
る出力ラッチ、４０３，４１３は入力バッファ、４０
４，４１４は出力バッファである。本ユニットも第２図
と同様に自ユニットが選択されているか否かを判定する
ためのブロック番号レジスタ４２１と比較器４２２とを
持っている。今、本ユニットが選択されておらず、かつ
テスト状態である場合をアンドゲート４３０で抽出する
と、本ユニットの端子はテスト用端子に切換わる。例え
ば前述のシリアル送受信ユニット３０が独立してテスト
されている時、本並列入出力ユニットは選択されていな
いので、端子４１６に与えられた信号はアンドゲート４
１５を通過し、信号４１としてシリアル送受信ユニット
３０内のボーレートジェネレータ３０８に与えられる。
これはシリアル送受信ユニット３０の動作テストに必要
なタイムベース信号を、タイマユニット６０を動作させ
なくとも端子４１６から供給できることを示している。
なお、通常、並列入出力ユニット４０は多ビットの端子
を持っているが、第３図ではこの内のテスト時に出力と
なる端子および入力となる端子をそれぞれ１ビットだけ
図示している。タイマユニット６０からのタイムアップ
割込要求信号６１，シリアル送受信ユニット３０からの
転送終了要求信号３１および割込制御ユニット５０から
の割込み制御信号５１も各信号を発生するユニットがテ
スト動作中のとき、並列入出力ユニット４０の端子４０
６および同様な構成の他のビットの出力端子に出力して
その動作をモニタする事ができる。
実施例では上記各種割込要求信号を並列入出力ユニット
４０の端子に出力するように説明したが、第２図のシリ
アル送受信ユニット３０はブロック図でも明らかなよう
に、予備の出力用あるいは入力用信号の接続点を持って
いるので、実際の半導体基板上の各ユニットの配置を考
慮して配線が最短ですむように、ユニット間の接続を変
更し、例えばタイムアップ割込み要求信号６１を第２図
の予備出力信号線３１５に接続してＴＸＤ端子に出力す
る事ができる。
４０の端子に出力するように説明したが、第２図のシリ
アル送受信ユニット３０はブロック図でも明らかなよう
に、予備の出力用あるいは入力用信号の接続点を持って
いるので、実際の半導体基板上の各ユニットの配置を考
慮して配線が最短ですむように、ユニット間の接続を変
更し、例えばタイムアップ割込み要求信号６１を第２図
の予備出力信号線３１５に接続してＴＸＤ端子に出力す
る事ができる。
第４図は第１図で示したシリアル送受信ユニット３０に
おける自ユニットが選択されたか否かを判定する手段の
別の実施例を示した図である。第４図において、３１
５，３５２，３５３はそれぞれ送信バッファアドレスデ
コーダ，受信バッファアドレスデコーダ、制御レジスタ
アドレスデコーダである。また３５４はデータラッチ、
ＰＡＬＥはコントロールバス９０に含まれる信号の一つ
で、Ｉ／Ｏバス８０上に各種周辺装置の装置アドレスが
転送されている期間を示すタイミング信号である。シリ
アル送受信ユニット３０を動作させるためには必ず送信
バッファ３０１が受信バッファ３０２あるいは制御レジ
スタ３０３を操作する必要がある。これらを操作する際
Ｉ／Ｏバス８０に転送されるアドレスをデコーダ３５
１，〜３５３で検出し、これらデコーダの出力信号の論
理和をとり、タイミング信号ＰＡＬＥでデータラッチ３
５４にラッチすればシリアル送受信ユニット３０が動作
中である信号を得ることが出来る。なお、アンドゲート
３１３および他の回路ブロックは第２図と全く同様に構
成される。
おける自ユニットが選択されたか否かを判定する手段の
別の実施例を示した図である。第４図において、３１
５，３５２，３５３はそれぞれ送信バッファアドレスデ
コーダ，受信バッファアドレスデコーダ、制御レジスタ
アドレスデコーダである。また３５４はデータラッチ、
ＰＡＬＥはコントロールバス９０に含まれる信号の一つ
で、Ｉ／Ｏバス８０上に各種周辺装置の装置アドレスが
転送されている期間を示すタイミング信号である。シリ
アル送受信ユニット３０を動作させるためには必ず送信
バッファ３０１が受信バッファ３０２あるいは制御レジ
スタ３０３を操作する必要がある。これらを操作する際
Ｉ／Ｏバス８０に転送されるアドレスをデコーダ３５
１，〜３５３で検出し、これらデコーダの出力信号の論
理和をとり、タイミング信号ＰＡＬＥでデータラッチ３
５４にラッチすればシリアル送受信ユニット３０が動作
中である信号を得ることが出来る。なお、アンドゲート
３１３および他の回路ブロックは第２図と全く同様に構
成される。
〔発明の効果〕 以上説明したように本発明は、予め設計された機能ブロ
ックで端子を含む機能ブロックにその機能ブロックが独
立してテスト中か否かを判別する手段と、これによりそ
の機能ブロックが独立してテスト中でない時は、自ブロ
ックが有する端子を他の機能ブロックのテスト用の端子
とする手段を有しているので、これら機能ブロックを組
合せて構成したＬＳＩにおいて、各機能ブロックを独立
してテストする際十分なテスト用端子を確保することが
できる。またこのための各機能ブロック間の相互配線も
最適化がはかれるという効果がある。
ックで端子を含む機能ブロックにその機能ブロックが独
立してテスト中か否かを判別する手段と、これによりそ
の機能ブロックが独立してテスト中でない時は、自ブロ
ックが有する端子を他の機能ブロックのテスト用の端子
とする手段を有しているので、これら機能ブロックを組
合せて構成したＬＳＩにおいて、各機能ブロックを独立
してテストする際十分なテスト用端子を確保することが
できる。またこのための各機能ブロック間の相互配線も
最適化がはかれるという効果がある。
第１図は本発明の一実施例を示すシステム構成図、第２
図および第３図はそれぞれ第１図のシリアル送受信ユニ
ット３０および並列入出力ユニット４０の詳細ブロック
図、第４図は本発明の他の実施例を示すブロック図、第
５図は従来技術を示す図である。 １０…ＬＳＩ、２０…ＣＰＵ、３０…シリアル送受信ユ
ニット、４０…並列入出力ユニット、５０…割込み制御
ユニット、６０…タイマユニット、８０…Ｉ／Ｏバス、
９０…コントロールバス、１００…ＬＳＩチップ、１０
１，１０２，１０３…マイクロセルＡ，Ｂ，Ｃ、３０１
…送信バッファ、３０２…受信バッファ、３０３…制御
レジスタ、３０４…送信シリアルレジスタ、３０５…受
信シリアルレジスタ、３０６…送信コントロール部、３
０７…受信コントロール部、３０８…ボーレートジェネ
レータ、３１１，４２１…ブロック番号レジスタ、３１
２，４２２…比較器、４０１，４１１…モードレジス
タ、４０２，４１２…出力ラッチ、４０３，４１３…入
力バッファ、４０４，４１４…出力バッファ、３５１…
送信バッファアドレスデコーダ、３５２…受信バッファ
アドレスデコーダ、３５３…制御レジスタアドレスデコ
ーダ、３５４…データラッチ。
図および第３図はそれぞれ第１図のシリアル送受信ユニ
ット３０および並列入出力ユニット４０の詳細ブロック
図、第４図は本発明の他の実施例を示すブロック図、第
５図は従来技術を示す図である。 １０…ＬＳＩ、２０…ＣＰＵ、３０…シリアル送受信ユ
ニット、４０…並列入出力ユニット、５０…割込み制御
ユニット、６０…タイマユニット、８０…Ｉ／Ｏバス、
９０…コントロールバス、１００…ＬＳＩチップ、１０
１，１０２，１０３…マイクロセルＡ，Ｂ，Ｃ、３０１
…送信バッファ、３０２…受信バッファ、３０３…制御
レジスタ、３０４…送信シリアルレジスタ、３０５…受
信シリアルレジスタ、３０６…送信コントロール部、３
０７…受信コントロール部、３０８…ボーレートジェネ
レータ、３１１，４２１…ブロック番号レジスタ、３１
２，４２２…比較器、４０１，４１１…モードレジス
タ、４０２，４１２…出力ラッチ、４０３，４１３…入
力バッファ、４０４，４１４…出力バッファ、３５１…
送信バッファアドレスデコーダ、３５２…受信バッファ
アドレスデコーダ、３５３…制御レジスタアドレスデコ
ーダ、３５４…データラッチ。
Claims (1)
- 【請求項１】あらかじめ設計された複数の機能ブロック
を半導体基板上に組合せて構成される半導体集積回路に
おいて、前記複数の機能ブロックのうちの前記半導体集
積回路の端子を含む機能ブロックに、前記端子を含む機
能ブロックがテスト中か否かを判別する判別手段と、こ
の判別手段からの制御信号に従って前記端子を他の機能
ブロックのテスト用端子に切換える切換え手段とを有す
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111335A JPH0650475B2 (ja) | 1987-05-06 | 1987-05-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111335A JPH0650475B2 (ja) | 1987-05-06 | 1987-05-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276135A JPS63276135A (ja) | 1988-11-14 |
| JPH0650475B2 true JPH0650475B2 (ja) | 1994-06-29 |
Family
ID=14558591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111335A Expired - Fee Related JPH0650475B2 (ja) | 1987-05-06 | 1987-05-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650475B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03119240U (ja) * | 1990-03-16 | 1991-12-09 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145233A (ja) * | 1982-02-24 | 1983-08-30 | Hitachi Ltd | 診断用回路つき論理回路 |
| JPS58184663A (ja) * | 1982-04-23 | 1983-10-28 | Hitachi Ltd | テスト装置 |
| JP2601792B2 (ja) * | 1985-05-15 | 1997-04-16 | 株式会社東芝 | 大規模集積回路装置 |
| JPS6220038A (ja) * | 1985-07-19 | 1987-01-28 | Fujitsu Ltd | デイジタル処理装置の試験方式 |
| JPS6371671A (ja) * | 1986-09-12 | 1988-04-01 | Matsushita Electric Ind Co Ltd | 大規模集積回路 |
-
1987
- 1987-05-06 JP JP62111335A patent/JPH0650475B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276135A (ja) | 1988-11-14 |
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