JPH0650475B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0650475B2 JPH0650475B2 JP62111335A JP11133587A JPH0650475B2 JP H0650475 B2 JPH0650475 B2 JP H0650475B2 JP 62111335 A JP62111335 A JP 62111335A JP 11133587 A JP11133587 A JP 11133587A JP H0650475 B2 JPH0650475 B2 JP H0650475B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- test
- terminal
- functional block
- lsi
- Prior art date
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、特に種々の仕様要求に応じら
れるように、あらかじめ設計された多くの機能ブロック
を組み合わせて構成される半導体集積回路に関する。
れるように、あらかじめ設計された多くの機能ブロック
を組み合わせて構成される半導体集積回路に関する。
〔従来の技術〕 近年、半導体集積回路、特にマイクロコンピュータやメ
モリを始めとするLSI(大規模集積回路)はその応用
分野が広がり多方面で利用されている。しかしながら応
用分野が広がるにつれて、従来の汎用LSIは効率的な
システムを構成するには必ずしも十分でなく、それぞれ
応用分野に最適な機能を持つ専用LSIが要求されるよ
うになってきた。この様な要求に対処するため、ゲート
アレイやスタンダードセルアレイなどのいわゆるセミカ
スタムLSIが普及しつつある。
モリを始めとするLSI(大規模集積回路)はその応用
分野が広がり多方面で利用されている。しかしながら応
用分野が広がるにつれて、従来の汎用LSIは効率的な
システムを構成するには必ずしも十分でなく、それぞれ
応用分野に最適な機能を持つ専用LSIが要求されるよ
うになってきた。この様な要求に対処するため、ゲート
アレイやスタンダードセルアレイなどのいわゆるセミカ
スタムLSIが普及しつつある。
これらのセミカスタムLSIは大量使用を前提としたフ
ルカスタムLSIと汎用LSIとの中間に位置するもの
であるが、現状の設計技術では製造コストはそれほど小
さくできないがその特徴である短納期を生かした少量生
産品に適用されている。
ルカスタムLSIと汎用LSIとの中間に位置するもの
であるが、現状の設計技術では製造コストはそれほど小
さくできないがその特徴である短納期を生かした少量生
産品に適用されている。
そこで、上述のセミカスタムLSIにもフルカスタムL
SIに近い効率を求めて新しい技術が適用される様にな
ってきた。
SIに近い効率を求めて新しい技術が適用される様にな
ってきた。
その一つにマイクロセルあるいはメガセルと称する手法
がある。これは従来の様に論理ゲートを組合せてLSI
を構成するのではなく、一つの汎用LSIが有する機
能、あるいはその他の特定の機能を基本ブロックと同等
に扱い、これらを組合せてLSIを構成する手法であ
る。この手法によれば、あらかじめ特定の機能を持った
機能ブロックを集積回路化した最適な論理回路を用いて
構成し、またこの機能ブロックの集積回路上のマスクパ
ターンも必要に応じて時間をかけて設計し集積度を上げ
ておくことが可能である。
がある。これは従来の様に論理ゲートを組合せてLSI
を構成するのではなく、一つの汎用LSIが有する機
能、あるいはその他の特定の機能を基本ブロックと同等
に扱い、これらを組合せてLSIを構成する手法であ
る。この手法によれば、あらかじめ特定の機能を持った
機能ブロックを集積回路化した最適な論理回路を用いて
構成し、またこの機能ブロックの集積回路上のマスクパ
ターンも必要に応じて時間をかけて設計し集積度を上げ
ておくことが可能である。
この様に発展を続けているセミカスタムLSIにとって
一つの重要な問題点はそのLSIが正常な機能、性能を
有するかを判定するためのテスト手法である。
一つの重要な問題点はそのLSIが正常な機能、性能を
有するかを判定するためのテスト手法である。
半導体の製造プロセスは進歩しているとは言っても依然
として歩留りの問題は存在している。この事は製造され
たLSIには必ず欠陥を有するものが混在しておりLS
Iの製造後これを除去する事が不可欠であることを示し
ている。そして、これまでに半導体集積回路の設計、製
造に対すると同様の努力がテスト手法とテスト装置の開
発に重ねられて来た。しかしながら、前述したセミカス
タムLSIについて言えば、ユーザによりLSIの仕様
が決定され、これを実現するLSIの設計がある程度進
行しないとテストに係る設計に着手できない。このため
テスト設計がネックとなりLSIの開発が遅れたり、あ
るいは簡単な機能テストを実行するだけのテスト用の入
出力信号系列(以下テストパターンと称す)を準備する
のみですませるいった場合が多い。当然この種のテスト
手法についても工夫がなされて来ている。最も効果的と
考えられている手法は、セミカスタムLSI全体の機能
仕様が決定されてから、この全体機能をテストするテス
トパターンを考えるのではなく、予め準備された個々の
機能ブロックに対するテストパターンを用意しておき、
ユーザがいずれの機能ブロックを選択するかに応じて、
これら用意されたテストパターンを合成して全体のテス
トパターンを得る手法である。この様なテスト手法を適
用するには、LSI上にそのための機能が備わっていな
ければならない。以下にこの従来例を述べる。
として歩留りの問題は存在している。この事は製造され
たLSIには必ず欠陥を有するものが混在しておりLS
Iの製造後これを除去する事が不可欠であることを示し
ている。そして、これまでに半導体集積回路の設計、製
造に対すると同様の努力がテスト手法とテスト装置の開
発に重ねられて来た。しかしながら、前述したセミカス
タムLSIについて言えば、ユーザによりLSIの仕様
が決定され、これを実現するLSIの設計がある程度進
行しないとテストに係る設計に着手できない。このため
テスト設計がネックとなりLSIの開発が遅れたり、あ
るいは簡単な機能テストを実行するだけのテスト用の入
出力信号系列(以下テストパターンと称す)を準備する
のみですませるいった場合が多い。当然この種のテスト
手法についても工夫がなされて来ている。最も効果的と
考えられている手法は、セミカスタムLSI全体の機能
仕様が決定されてから、この全体機能をテストするテス
トパターンを考えるのではなく、予め準備された個々の
機能ブロックに対するテストパターンを用意しておき、
ユーザがいずれの機能ブロックを選択するかに応じて、
これら用意されたテストパターンを合成して全体のテス
トパターンを得る手法である。この様なテスト手法を適
用するには、LSI上にそのための機能が備わっていな
ければならない。以下にこの従来例を述べる。
第5図はテストを容易に行えるように工夫された従来の
セミカスタムLSIのチップ概略図である。図に示すよ
うに、このLSIチップ100はマイクロセルA10
1,B102,C103と称する機能ブロックを半導体
基板上に配置し、各機能ブロックが有する探針用電極
(あるいはボンディング用電極)間を要求仕様に合せて
金属配線を施し構成されている。この構成により、この
LSIのテスト手法として各々の機能ブロックに対し、
あらかじめ準備したテストパターンを各々の機能ブロッ
クが有する探針用(ボンディング用)電極に探針を接触
させてテストすることが出来る。
セミカスタムLSIのチップ概略図である。図に示すよ
うに、このLSIチップ100はマイクロセルA10
1,B102,C103と称する機能ブロックを半導体
基板上に配置し、各機能ブロックが有する探針用電極
(あるいはボンディング用電極)間を要求仕様に合せて
金属配線を施し構成されている。この構成により、この
LSIのテスト手法として各々の機能ブロックに対し、
あらかじめ準備したテストパターンを各々の機能ブロッ
クが有する探針用(ボンディング用)電極に探針を接触
させてテストすることが出来る。
しかし、上述した従来例には次の様な問題点がある。ま
ず、決定的な欠点は、このLSIがパッケージングされ
たとき全くその効果を発揮しないことがあることであ
る。例えば第5図の場合には、各々の機能ブロックに準
備された探針用電極の一部しかLSIの端子としてのパ
ッケージ電極に接続されていない。従って、この例にお
いて効果的なテスト手法が適用できるのは、このLSI
がまだ半導体基板のままの形であるときのテスト、すな
わちウェハーテストの段階のみである。そしてLSI製
造工程をみると、ウェハーテストからパッケージングま
ではかなりの工程を経なければならず、この間に機能,
性能的な不良を引き起すことは十分考えられる。つまり
本例では非常に限定された形でしか効果的なテスト手法
が適用できないことである。
ず、決定的な欠点は、このLSIがパッケージングされ
たとき全くその効果を発揮しないことがあることであ
る。例えば第5図の場合には、各々の機能ブロックに準
備された探針用電極の一部しかLSIの端子としてのパ
ッケージ電極に接続されていない。従って、この例にお
いて効果的なテスト手法が適用できるのは、このLSI
がまだ半導体基板のままの形であるときのテスト、すな
わちウェハーテストの段階のみである。そしてLSI製
造工程をみると、ウェハーテストからパッケージングま
ではかなりの工程を経なければならず、この間に機能,
性能的な不良を引き起すことは十分考えられる。つまり
本例では非常に限定された形でしか効果的なテスト手法
が適用できないことである。
さらに本例では、個々の機能ブロックにそれぞれテスト
用の探針用電極を備えているが、これらは機械的精度を
満足させなければならないため、これらが占める面積は
かなり大きなものとなっている。このことと共にテスト
に必要な端子数が現実の集積回路の端子数よりもはるか
に多いことがLSI全体の集積度を低下させていて欠点
の一つになっている。
用の探針用電極を備えているが、これらは機械的精度を
満足させなければならないため、これらが占める面積は
かなり大きなものとなっている。このことと共にテスト
に必要な端子数が現実の集積回路の端子数よりもはるか
に多いことがLSI全体の集積度を低下させていて欠点
の一つになっている。
本発明の目的は上述の問題点を解決するためになされた
ものであり、特定の機能ブロックをテストする際は、そ
の機能ブロックと直接に接続されている端子以外の端子
をその機能ブロックのテストのための各種信号の送受に
使用することにより、セミカスタムLSIに要求されて
いる個々の機能ブロックを独立してテストすることがで
きる半導体集積回路を提供することにある。
ものであり、特定の機能ブロックをテストする際は、そ
の機能ブロックと直接に接続されている端子以外の端子
をその機能ブロックのテストのための各種信号の送受に
使用することにより、セミカスタムLSIに要求されて
いる個々の機能ブロックを独立してテストすることがで
きる半導体集積回路を提供することにある。
本発明の半導体集積回路は、あらかじめ設計された複数
の機能ブロックを半導体基板上に組合せて構成される半
導体集積回路において、端子を含む機能ブロック内にそ
の機能ブロックがテスト中か否かを判別する判別手段
と、この判別手段からの制御信号に従って、この機能ブ
ロック内の端子を他の機能ブロックのテスト用端子に切
換える切換え手段とを有して構成される。
の機能ブロックを半導体基板上に組合せて構成される半
導体集積回路において、端子を含む機能ブロック内にそ
の機能ブロックがテスト中か否かを判別する判別手段
と、この判別手段からの制御信号に従って、この機能ブ
ロック内の端子を他の機能ブロックのテスト用端子に切
換える切換え手段とを有して構成される。
次に本発明の実施例を図面を参照して説明する。
第1図は本発明の一実施例の全体を示したシステム構成
図である。第1図においてLSI10は予め用意された
機能ブロックCPU20,シリアル送受信ユニット3
0,並列入出力ユニット40,割込み制御ユニット5
0,タイマユニット60およびバスインタフェースユニ
ット70をI/Oバス80,コントロールバス90によ
り相互に接続されて構成されている。また各機能ブロッ
ク間信号としてタイマユニット60から割込み制御ユニ
ット50へのタイムアップ時の割込み要求信号61,シ
リアル送受信ユニット30から割込み制御ユニット50
へのシリアル転送終了時の割込み要求信号31、タイマ
ユニット60からシリアル送受信ユニット30へのタイ
ムベース信号62および割込み制御ユニット50からC
PU20への割込み制御信号51が設けられている。
図である。第1図においてLSI10は予め用意された
機能ブロックCPU20,シリアル送受信ユニット3
0,並列入出力ユニット40,割込み制御ユニット5
0,タイマユニット60およびバスインタフェースユニ
ット70をI/Oバス80,コントロールバス90によ
り相互に接続されて構成されている。また各機能ブロッ
ク間信号としてタイマユニット60から割込み制御ユニ
ット50へのタイムアップ時の割込み要求信号61,シ
リアル送受信ユニット30から割込み制御ユニット50
へのシリアル転送終了時の割込み要求信号31、タイマ
ユニット60からシリアル送受信ユニット30へのタイ
ムベース信号62および割込み制御ユニット50からC
PU20への割込み制御信号51が設けられている。
そこで各機能ブロックを個別にテストするにはI/Oバ
ス80,コントロールバス90および機能ブロック間の
各種信号が必要である。このうちI/Oバス80,コン
トロールバス90の信号はバスインタフェースユニット
70を介して、バス端子75から供給あるいはモニタで
きる。機能ブロック間の各種信号については、第1図に
示した様に割込み要求信号31および61は割込み制御
ユニット50に入力されるほか、並列入出力ユニット4
0にも入力されている。また同様に割込み制御信号51
はCPU20だけでなく並列入出力ユニット40にも入
力されている。
ス80,コントロールバス90および機能ブロック間の
各種信号が必要である。このうちI/Oバス80,コン
トロールバス90の信号はバスインタフェースユニット
70を介して、バス端子75から供給あるいはモニタで
きる。機能ブロック間の各種信号については、第1図に
示した様に割込み要求信号31および61は割込み制御
ユニット50に入力されるほか、並列入出力ユニット4
0にも入力されている。また同様に割込み制御信号51
はCPU20だけでなく並列入出力ユニット40にも入
力されている。
次に機能ブロック内の構成の詳細を説明してテスト時の
動作を明確にする。
動作を明確にする。
第2図はシリアル送受信ユニット30のブロック図、第
3図は並列入出力ユニット40のブロック図である。第
2図において301は送信バッファ、302は受信バッ
ファ、304は送信シリアルレジスタ、305は受信シ
リアルレジスタ、306,307はそれぞれ送信,受信
コントロール部、308はボーレートジェネレータであ
る。また303はユニットの全体動作を制御するための
情報を格納する制御レジスタであり、これらは一般的な
シリアル送受信ユニットに必要な構成となっている。こ
こで、本ユニットのテストを行う前にI/Oバス80を
介してブロック番号レジスタ311にブロック番号デー
タを書き込んでおく。これを比較器312で判定する。
書き込まれたブロック番号データが本シリアル送受信ユ
ニット30を示しておらず、かつテスト状態であれば本
ユニットは動作させる必要は無く、本ユニットが有する
端子は他の機能ブロックのテストのために使用可能であ
る。この状態をアンドゲート313で得ている。このと
き本ユニットの端子TXD,RXD,▲▼,▲
▼は他ブロックのテストのための端子に切換わる。
本実施例では▲▼端子をタイムユニット60から
のタイムベース信号62のモニタ用端子として使用して
いる。他の信号315はさらに端子に出力してモニタが
必要な信号のための予備に、また316,317は他の
ブロックに供給するテスト信号としての予備である。当
然本ユニットが選択された場合、あるいはテスト状態で
ない場合は各端子はシリアル送受信ユニット本来の端子
としての機能をはたす。
3図は並列入出力ユニット40のブロック図である。第
2図において301は送信バッファ、302は受信バッ
ファ、304は送信シリアルレジスタ、305は受信シ
リアルレジスタ、306,307はそれぞれ送信,受信
コントロール部、308はボーレートジェネレータであ
る。また303はユニットの全体動作を制御するための
情報を格納する制御レジスタであり、これらは一般的な
シリアル送受信ユニットに必要な構成となっている。こ
こで、本ユニットのテストを行う前にI/Oバス80を
介してブロック番号レジスタ311にブロック番号デー
タを書き込んでおく。これを比較器312で判定する。
書き込まれたブロック番号データが本シリアル送受信ユ
ニット30を示しておらず、かつテスト状態であれば本
ユニットは動作させる必要は無く、本ユニットが有する
端子は他の機能ブロックのテストのために使用可能であ
る。この状態をアンドゲート313で得ている。このと
き本ユニットの端子TXD,RXD,▲▼,▲
▼は他ブロックのテストのための端子に切換わる。
本実施例では▲▼端子をタイムユニット60から
のタイムベース信号62のモニタ用端子として使用して
いる。他の信号315はさらに端子に出力してモニタが
必要な信号のための予備に、また316,317は他の
ブロックに供給するテスト信号としての予備である。当
然本ユニットが選択された場合、あるいはテスト状態で
ない場合は各端子はシリアル送受信ユニット本来の端子
としての機能をはたす。
次に第3図の並列入出力ユニット40のブロック図にお
いて、401,411はデータの入出力方向を指定する
モードレジスタ、402,412は出力データを格納す
る出力ラッチ、403,413は入力バッファ、40
4,414は出力バッファである。本ユニットも第2図
と同様に自ユニットが選択されているか否かを判定する
ためのブロック番号レジスタ421と比較器422とを
持っている。今、本ユニットが選択されておらず、かつ
テスト状態である場合をアンドゲート430で抽出する
と、本ユニットの端子はテスト用端子に切換わる。例え
ば前述のシリアル送受信ユニット30が独立してテスト
されている時、本並列入出力ユニットは選択されていな
いので、端子416に与えられた信号はアンドゲート4
15を通過し、信号41としてシリアル送受信ユニット
30内のボーレートジェネレータ308に与えられる。
これはシリアル送受信ユニット30の動作テストに必要
なタイムベース信号を、タイマユニット60を動作させ
なくとも端子416から供給できることを示している。
なお、通常、並列入出力ユニット40は多ビットの端子
を持っているが、第3図ではこの内のテスト時に出力と
なる端子および入力となる端子をそれぞれ1ビットだけ
図示している。タイマユニット60からのタイムアップ
割込要求信号61,シリアル送受信ユニット30からの
転送終了要求信号31および割込制御ユニット50から
の割込み制御信号51も各信号を発生するユニットがテ
スト動作中のとき、並列入出力ユニット40の端子40
6および同様な構成の他のビットの出力端子に出力して
その動作をモニタする事ができる。
いて、401,411はデータの入出力方向を指定する
モードレジスタ、402,412は出力データを格納す
る出力ラッチ、403,413は入力バッファ、40
4,414は出力バッファである。本ユニットも第2図
と同様に自ユニットが選択されているか否かを判定する
ためのブロック番号レジスタ421と比較器422とを
持っている。今、本ユニットが選択されておらず、かつ
テスト状態である場合をアンドゲート430で抽出する
と、本ユニットの端子はテスト用端子に切換わる。例え
ば前述のシリアル送受信ユニット30が独立してテスト
されている時、本並列入出力ユニットは選択されていな
いので、端子416に与えられた信号はアンドゲート4
15を通過し、信号41としてシリアル送受信ユニット
30内のボーレートジェネレータ308に与えられる。
これはシリアル送受信ユニット30の動作テストに必要
なタイムベース信号を、タイマユニット60を動作させ
なくとも端子416から供給できることを示している。
なお、通常、並列入出力ユニット40は多ビットの端子
を持っているが、第3図ではこの内のテスト時に出力と
なる端子および入力となる端子をそれぞれ1ビットだけ
図示している。タイマユニット60からのタイムアップ
割込要求信号61,シリアル送受信ユニット30からの
転送終了要求信号31および割込制御ユニット50から
の割込み制御信号51も各信号を発生するユニットがテ
スト動作中のとき、並列入出力ユニット40の端子40
6および同様な構成の他のビットの出力端子に出力して
その動作をモニタする事ができる。
実施例では上記各種割込要求信号を並列入出力ユニット
40の端子に出力するように説明したが、第2図のシリ
アル送受信ユニット30はブロック図でも明らかなよう
に、予備の出力用あるいは入力用信号の接続点を持って
いるので、実際の半導体基板上の各ユニットの配置を考
慮して配線が最短ですむように、ユニット間の接続を変
更し、例えばタイムアップ割込み要求信号61を第2図
の予備出力信号線315に接続してTXD端子に出力す
る事ができる。
40の端子に出力するように説明したが、第2図のシリ
アル送受信ユニット30はブロック図でも明らかなよう
に、予備の出力用あるいは入力用信号の接続点を持って
いるので、実際の半導体基板上の各ユニットの配置を考
慮して配線が最短ですむように、ユニット間の接続を変
更し、例えばタイムアップ割込み要求信号61を第2図
の予備出力信号線315に接続してTXD端子に出力す
る事ができる。
第4図は第1図で示したシリアル送受信ユニット30に
おける自ユニットが選択されたか否かを判定する手段の
別の実施例を示した図である。第4図において、31
5,352,353はそれぞれ送信バッファアドレスデ
コーダ,受信バッファアドレスデコーダ、制御レジスタ
アドレスデコーダである。また354はデータラッチ、
PALEはコントロールバス90に含まれる信号の一つ
で、I/Oバス80上に各種周辺装置の装置アドレスが
転送されている期間を示すタイミング信号である。シリ
アル送受信ユニット30を動作させるためには必ず送信
バッファ301が受信バッファ302あるいは制御レジ
スタ303を操作する必要がある。これらを操作する際
I/Oバス80に転送されるアドレスをデコーダ35
1,〜353で検出し、これらデコーダの出力信号の論
理和をとり、タイミング信号PALEでデータラッチ3
54にラッチすればシリアル送受信ユニット30が動作
中である信号を得ることが出来る。なお、アンドゲート
313および他の回路ブロックは第2図と全く同様に構
成される。
おける自ユニットが選択されたか否かを判定する手段の
別の実施例を示した図である。第4図において、31
5,352,353はそれぞれ送信バッファアドレスデ
コーダ,受信バッファアドレスデコーダ、制御レジスタ
アドレスデコーダである。また354はデータラッチ、
PALEはコントロールバス90に含まれる信号の一つ
で、I/Oバス80上に各種周辺装置の装置アドレスが
転送されている期間を示すタイミング信号である。シリ
アル送受信ユニット30を動作させるためには必ず送信
バッファ301が受信バッファ302あるいは制御レジ
スタ303を操作する必要がある。これらを操作する際
I/Oバス80に転送されるアドレスをデコーダ35
1,〜353で検出し、これらデコーダの出力信号の論
理和をとり、タイミング信号PALEでデータラッチ3
54にラッチすればシリアル送受信ユニット30が動作
中である信号を得ることが出来る。なお、アンドゲート
313および他の回路ブロックは第2図と全く同様に構
成される。
〔発明の効果〕 以上説明したように本発明は、予め設計された機能ブロ
ックで端子を含む機能ブロックにその機能ブロックが独
立してテスト中か否かを判別する手段と、これによりそ
の機能ブロックが独立してテスト中でない時は、自ブロ
ックが有する端子を他の機能ブロックのテスト用の端子
とする手段を有しているので、これら機能ブロックを組
合せて構成したLSIにおいて、各機能ブロックを独立
してテストする際十分なテスト用端子を確保することが
できる。またこのための各機能ブロック間の相互配線も
最適化がはかれるという効果がある。
ックで端子を含む機能ブロックにその機能ブロックが独
立してテスト中か否かを判別する手段と、これによりそ
の機能ブロックが独立してテスト中でない時は、自ブロ
ックが有する端子を他の機能ブロックのテスト用の端子
とする手段を有しているので、これら機能ブロックを組
合せて構成したLSIにおいて、各機能ブロックを独立
してテストする際十分なテスト用端子を確保することが
できる。またこのための各機能ブロック間の相互配線も
最適化がはかれるという効果がある。
第1図は本発明の一実施例を示すシステム構成図、第2
図および第3図はそれぞれ第1図のシリアル送受信ユニ
ット30および並列入出力ユニット40の詳細ブロック
図、第4図は本発明の他の実施例を示すブロック図、第
5図は従来技術を示す図である。 10…LSI、20…CPU、30…シリアル送受信ユ
ニット、40…並列入出力ユニット、50…割込み制御
ユニット、60…タイマユニット、80…I/Oバス、
90…コントロールバス、100…LSIチップ、10
1,102,103…マイクロセルA,B,C、301
…送信バッファ、302…受信バッファ、303…制御
レジスタ、304…送信シリアルレジスタ、305…受
信シリアルレジスタ、306…送信コントロール部、3
07…受信コントロール部、308…ボーレートジェネ
レータ、311,421…ブロック番号レジスタ、31
2,422…比較器、401,411…モードレジス
タ、402,412…出力ラッチ、403,413…入
力バッファ、404,414…出力バッファ、351…
送信バッファアドレスデコーダ、352…受信バッファ
アドレスデコーダ、353…制御レジスタアドレスデコ
ーダ、354…データラッチ。
図および第3図はそれぞれ第1図のシリアル送受信ユニ
ット30および並列入出力ユニット40の詳細ブロック
図、第4図は本発明の他の実施例を示すブロック図、第
5図は従来技術を示す図である。 10…LSI、20…CPU、30…シリアル送受信ユ
ニット、40…並列入出力ユニット、50…割込み制御
ユニット、60…タイマユニット、80…I/Oバス、
90…コントロールバス、100…LSIチップ、10
1,102,103…マイクロセルA,B,C、301
…送信バッファ、302…受信バッファ、303…制御
レジスタ、304…送信シリアルレジスタ、305…受
信シリアルレジスタ、306…送信コントロール部、3
07…受信コントロール部、308…ボーレートジェネ
レータ、311,421…ブロック番号レジスタ、31
2,422…比較器、401,411…モードレジス
タ、402,412…出力ラッチ、403,413…入
力バッファ、404,414…出力バッファ、351…
送信バッファアドレスデコーダ、352…受信バッファ
アドレスデコーダ、353…制御レジスタアドレスデコ
ーダ、354…データラッチ。
Claims (1)
- 【請求項1】あらかじめ設計された複数の機能ブロック
を半導体基板上に組合せて構成される半導体集積回路に
おいて、前記複数の機能ブロックのうちの前記半導体集
積回路の端子を含む機能ブロックに、前記端子を含む機
能ブロックがテスト中か否かを判別する判別手段と、こ
の判別手段からの制御信号に従って前記端子を他の機能
ブロックのテスト用端子に切換える切換え手段とを有す
ることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62111335A JPH0650475B2 (ja) | 1987-05-06 | 1987-05-06 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62111335A JPH0650475B2 (ja) | 1987-05-06 | 1987-05-06 | 半導体集積回路 |
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JPS63276135A JPS63276135A (ja) | 1988-11-14 |
JPH0650475B2 true JPH0650475B2 (ja) | 1994-06-29 |
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-
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JPS63276135A (ja) | 1988-11-14 |
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