JPH0645550A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0645550A JPH0645550A JP4196711A JP19671192A JPH0645550A JP H0645550 A JPH0645550 A JP H0645550A JP 4196711 A JP4196711 A JP 4196711A JP 19671192 A JP19671192 A JP 19671192A JP H0645550 A JPH0645550 A JP H0645550A
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Abstract
(57)【要約】
【目的】 表面が平坦で、高集積化することができるダ
イナミックメモリーセルの素子構造を提供する。 【構成】 基板１上に絶縁性の有機材料を主材料とした
絶縁層２が形成され、さらに、絶縁層２上に半導体を主
材料とした素子形成層が形成され、素子形成層の表面に
は、溝１２側壁を利用したチャネルが縦方向に形成され
るＭＯＳトランジスタ、素子形成層と絶縁層４との間に
はＭＯＳ容量が形成され、このＭＯＳトランジスタとＭ
ＯＳ容量とでメモリーセルを構成している。
イナミックメモリーセルの素子構造を提供する。 【構成】 基板１上に絶縁性の有機材料を主材料とした
絶縁層２が形成され、さらに、絶縁層２上に半導体を主
材料とした素子形成層が形成され、素子形成層の表面に
は、溝１２側壁を利用したチャネルが縦方向に形成され
るＭＯＳトランジスタ、素子形成層と絶縁層４との間に
はＭＯＳ容量が形成され、このＭＯＳトランジスタとＭ
ＯＳ容量とでメモリーセルを構成している。
Description
【０００１】
【産業上の利用分野】本発明は高集積化した半導体ダイ
ナミックメモリーセルの素子構造を有する半導体装置に
関する。
ナミックメモリーセルの素子構造を有する半導体装置に
関する。
【０００２】
【従来の技術】近年、半導体メモリーにおけるＤＲＡＭ
（ダイナミック ランダム アクセスメモリー）は１６
ＭｂｉｔＤＲＡＭが量産されつつあり、ますます高集積
化に伴う微細化が行われるようになってきた。しかし、
６４ＭｂｉｔＤＲＡＭ以降のＤＲＡＭはメモリーセル面
積の縮小化と容量の確保という両立の難しいことを実現
しなければならないためメモリーセル素子構造の３次元
化が、ますます要求され様々な構造が提案されている。
素子構造は、大きく２種類に分類されると考えられる。
１つはトレンチ型のように溝を掘る方法と、もう１つは
スタック型のように表面に起伏を設けていく方法であ
る。後者の基本形であるスタック型を以下説明する。図
３は従来のスタック型を用いたＤＲＡＭセルの素子構造
の断面図であり、４１は低濃度のＰ型シリコン基板、４
２は高濃度のＮ型拡散層、４３はアルミニウムを主材料
としたビット線、４４は多結晶シリコンを主材料とした
ワード線、４５は多結晶シリコンを材料とした蓄積電
極、４６は多結晶シリコンを材料としたプレート電極、
４７は酸化膜などを含むパッシベーションである。
（ダイナミック ランダム アクセスメモリー）は１６
ＭｂｉｔＤＲＡＭが量産されつつあり、ますます高集積
化に伴う微細化が行われるようになってきた。しかし、
６４ＭｂｉｔＤＲＡＭ以降のＤＲＡＭはメモリーセル面
積の縮小化と容量の確保という両立の難しいことを実現
しなければならないためメモリーセル素子構造の３次元
化が、ますます要求され様々な構造が提案されている。
素子構造は、大きく２種類に分類されると考えられる。
１つはトレンチ型のように溝を掘る方法と、もう１つは
スタック型のように表面に起伏を設けていく方法であ
る。後者の基本形であるスタック型を以下説明する。図
３は従来のスタック型を用いたＤＲＡＭセルの素子構造
の断面図であり、４１は低濃度のＰ型シリコン基板、４
２は高濃度のＮ型拡散層、４３はアルミニウムを主材料
としたビット線、４４は多結晶シリコンを主材料とした
ワード線、４５は多結晶シリコンを材料とした蓄積電
極、４６は多結晶シリコンを材料としたプレート電極、
４７は酸化膜などを含むパッシベーションである。
【０００３】以上のように構成されたＤＲＡＭの容量
は、蓄積電極４５の表面積を大きくすることにより、平
面キャパシターに比べて増加している。これと同様に、
６４ＭｂｉｔＤＲＡＭ以降も基本的には表面の起伏を最
大限増加させてキャパシターの表面積を増加させていく
ものと考えられる。また、６４ＭｂｉｔＤＲＡＭを実現
するには、いくつかの制約条件がある。１つはチップサ
イズを２００mm2程度にするために、１ビット当りのセ
ル面積を約１．５μｍ2以下にしなければならない点、
もう１つは、ソフトエラーや蓄積電荷のリテンション、
センスアップの動作余裕などを確保するために、記憶容
量として２５ｆＦ以上が必要となる点である。これは、
誘電体膜として酸化膜を用いた場合、実効面積として
３．６μｍ2のキャパシター面積が必要になる。
は、蓄積電極４５の表面積を大きくすることにより、平
面キャパシターに比べて増加している。これと同様に、
６４ＭｂｉｔＤＲＡＭ以降も基本的には表面の起伏を最
大限増加させてキャパシターの表面積を増加させていく
ものと考えられる。また、６４ＭｂｉｔＤＲＡＭを実現
するには、いくつかの制約条件がある。１つはチップサ
イズを２００mm2程度にするために、１ビット当りのセ
ル面積を約１．５μｍ2以下にしなければならない点、
もう１つは、ソフトエラーや蓄積電荷のリテンション、
センスアップの動作余裕などを確保するために、記憶容
量として２５ｆＦ以上が必要となる点である。これは、
誘電体膜として酸化膜を用いた場合、実効面積として
３．６μｍ2のキャパシター面積が必要になる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では６４ＭｂｉｔＤＲＡＭ以降のセル構造と
して、表面起伏を増加させていった場合、上層のアルミ
ニウム配線の加工に大きな負担をもたらすことになる。
これは、表面の起伏を増加させる構造では、原理上不可
避の問題であるといえる。
従来の構成では６４ＭｂｉｔＤＲＡＭ以降のセル構造と
して、表面起伏を増加させていった場合、上層のアルミ
ニウム配線の加工に大きな負担をもたらすことになる。
これは、表面の起伏を増加させる構造では、原理上不可
避の問題であるといえる。
【０００５】本発明は上記従来の課題を解決するもの
で、表面の平坦性良好で容量の表面積を大きくすること
が可能なＤＲＡＭメモリーセルの素子構造を有する半導
体装置を提供することを目的とする。
で、表面の平坦性良好で容量の表面積を大きくすること
が可能なＤＲＡＭメモリーセルの素子構造を有する半導
体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明は、支持基板と、その支持基板上に形成された
絶縁性有機材料を主材料とした第１絶縁膜と、その第１
絶縁膜上に順次配置されたプレート電極および第２絶縁
膜と、その第２絶縁膜上の所定部に順次配置された一導
電型ドレイン層、逆導電型チャンネル形成層および一導
電型ソース層と、そのソース層の表面の所定部から前記
ドレイン層に達するように形成された溝と、その溝の側
面に形成された酸化膜と、その酸化膜が形成された上記
溝部に形成された導電性材料とを少なくとも有し、上記
プレート電極、第２絶縁膜およびドレイン層をＭＯＳ容
量とし、上記チャンネル形成層の上記溝側壁に沿ったゲ
ート絶縁膜となる上記酸化膜に接する領域を反転層形成
領域とし上記溝内部の導電性材料をゲート電極とし上記
ドレイン層およびソース層と合わせてＭＯＳトランジス
タとした構成による。
に本発明は、支持基板と、その支持基板上に形成された
絶縁性有機材料を主材料とした第１絶縁膜と、その第１
絶縁膜上に順次配置されたプレート電極および第２絶縁
膜と、その第２絶縁膜上の所定部に順次配置された一導
電型ドレイン層、逆導電型チャンネル形成層および一導
電型ソース層と、そのソース層の表面の所定部から前記
ドレイン層に達するように形成された溝と、その溝の側
面に形成された酸化膜と、その酸化膜が形成された上記
溝部に形成された導電性材料とを少なくとも有し、上記
プレート電極、第２絶縁膜およびドレイン層をＭＯＳ容
量とし、上記チャンネル形成層の上記溝側壁に沿ったゲ
ート絶縁膜となる上記酸化膜に接する領域を反転層形成
領域とし上記溝内部の導電性材料をゲート電極とし上記
ドレイン層およびソース層と合わせてＭＯＳトランジス
タとした構成による。
【０００７】
【作用】この構成によって、表面平坦性が良好でキャパ
シターの表面積を増加していくことができる。
シターの表面積を増加していくことができる。
【０００８】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例におけるＤ
ＲＡＭセル素子構造を示すものである。図１において、
１は単結晶シリコン基板等の支持基板、２はポリイミド
膜からなる第１絶縁膜、３はプレート電極、４は第２絶
縁膜、５は第２絶縁膜４の表面に形成された凹凸部、６
は高濃度のＮ型ドレイン層、７はＰ型チャンネル形成
層、８はＮ型ソース層、９はＰ型コンタクト層、１０は
アルミニウムを主材料としたビット線、１１はアルミニ
ウムを主材料としたサブストレート電極、１２はソース
層８の表面の所定部からドレイン層６に達するように形
成された溝、１３は溝１２内の表面に形成された酸化
膜、１４は導電性材料からなるワード線、１５は第３絶
縁膜、１６は埋め込み材料である。この素子構造の動作
原理は、溝側壁に形成されているＭＯＳトランジスタが
ＯＮするとＮ型ソース層８からＮ型ドレイン層６に電子
が蓄積される。Ｎ型ドレイン層６と第２絶縁膜４とプレ
ート電極３から構成されるＭＯＳ容量は、表面のＭＯＳ
トランジスタの直下に形成されており、ＭＯＳトランジ
スタに要する面積をキャパシターに用いることができ
る。さらに、裏面に対して溝５を形成することによって
容量がさらに増加し６４ＭｂｉｔＤＲＡＭで必要な２５
ｆＦを容易に実現できる。以下本発明の実施例の製造方
法について、図２を参照しながら説明する。図２（ａ）
に示されるように、最初にＮ型の単結晶シリコン基板２
１上全面に、高濃度７×１０19ボロンを添加したＰ型ス
トッパ層２２、高濃度のＮ型ドレイン層２３、低濃度の
Ｐ型チャンネル形成層２４をイオン注入およびエピタキ
シャル成長を用いて形成する。次に図２（ｂ）に示され
るように、トレンチを用いた素子分離を形成する。トレ
ンチ内は酸化膜等の第３絶縁膜２５を介して多結晶シリ
コンなどを材料とした埋め込み材料２６で充填される。
次に図２（ｃ）に示されるように、高濃度のＮ型ソース
層２７、高濃度のＰ型コンタクト層２８を順次形成して
いく。次に図２（ｄ）に示されるように、素子分離に囲
まれた領域に、低濃度のＰ型チャンネル形成層２４を貫
通するようにドライエッチを用いて溝２９を掘り、側面
に酸化膜を形成する。さらに、多結晶シリコン３０によ
って溝２９を埋め込むようにする。これによって溝側面
にチャネルが形成されるＭＯＳトランジスタを作製す
る。通常の基板平面に形成されるＭＯＳトランジスタよ
りも、本発明のＭＯＳトランジスタの方が、微細化に適
している。ゲート幅は、Ｎ型ソース層２７、Ｐ型チャン
ネル形成層２４の拡散深さによって決定されるため、横
方向の縮小化に対して特性変化が少ない。また、Ｎ型ド
レイン層２３からコンタクトを取り出す必要がないため
占有面積の面でも本発明の方が小さくでき有利である。
次に図２（ｅ）に示されるように、高濃度のＮ型ソース
層２７、高濃度のＰ型コンタクト層２８上の酸化膜にコ
ンタクト穴をあけ、アルミニウムを主材料としたビット
線３１、サブストレート配線３２を形成する。次に図２
（ｆ）に示されるように、表面に第一ポリイミド膜３３
を数十μｍ厚形成する、これとは別に数百μｍ厚の第一
支持基板３４表面に第一ポリイミド膜３３を形成する。
次に図２（ｇ）に示されるようにこの両者の第一ポリイ
ミド膜３３どうしを張り合わせたあと、ベーキングを行
い第一支持基板３４と単結晶シリコン基板２１を第一ポ
リイミド膜３３で完全に接着する。次に図２（ｈ）に示
されるように、単結晶シリコン基板２１の裏面を、ま
ず、Ｐ型ストッパ層２２に到達しないようにメカニカル
な研磨したあと、エチレンジアミン（（ＮＨ2）2Ｃ
Ｈ2）とピロカテコール（Ｃ6Ｈ4（ＯＨ）2）と水の混合
液（ＥＰＷ液：１７ｍｌＥ；３ｇＰ；８ｍｌＷ）による
ウエットエッチを用いると高濃度７×１０ 19のボロンを
添加した層で極めてエッチレートが遅くなるので、単結
晶シリコン基板２１のみを選択エッチングする。一方、
Ｐ型ストッパ層２２は、イオン注入により形成されてお
り、膜厚の均一性は非常に良好であるため、次に、図２
（ｉ）に示されるように、ＨＦ，ＨＮＯ3，ＣＨ3ＣＯＯ
ＨのウエットエッチによるＰ型ストッパ層２２の除去は
多少オーバエッチすれば均一かつ完全に行うことが可能
となる。これによって、高濃度のＮ型ドレイン層２３、
低濃度のＰ型チャンネル形成層２４と素子分離等から構
成される素子形成層の膜厚の均一性は極めて良好とな
る。次に、図２（ｊ）に示されるように、素子形成層の
裏面にドライエッチを用いて凹凸３５を形成する。次に
図２（ｋ）に示されるように、キャパシター用の第２絶
縁膜３６、金属材料からなるプレート電極３７をポリイ
ミドの耐熱性の限界以下で形成する。次に、図２（ｌ）
に示されるように、プレート電極３７の裏面に第二ポリ
イミド膜からなる第１絶縁膜３８を形成する。また、こ
れとは別にシリコン基板等からなる第二支持基板３９表
面に第二ポリイミド膜３８を形成する。この両者のポリ
イミド同志を張り合わせたあと、ベーキングを行い第二
支持基板３９とプレート電極３７の裏面を第二ポリイミ
ド膜３８で完全に接着する。次に、図２（ｍ）に示され
るように、第一支持基板３４をメカニカルな研磨等で、
完全に除去する。次に、図２（ｎ）に示されるように、
表面に現われた第一ポリイミド膜３３をウエットエッチ
する。このとき第二ポリイミド膜３８は殆どエッチング
されない。こうして高集積化に対応したＭＯＳトランジ
スタ裏面にＭＯＳ容量が形成されているＤＲＡＭを作成
することが可能である。
しながら説明する。図１は本発明の一実施例におけるＤ
ＲＡＭセル素子構造を示すものである。図１において、
１は単結晶シリコン基板等の支持基板、２はポリイミド
膜からなる第１絶縁膜、３はプレート電極、４は第２絶
縁膜、５は第２絶縁膜４の表面に形成された凹凸部、６
は高濃度のＮ型ドレイン層、７はＰ型チャンネル形成
層、８はＮ型ソース層、９はＰ型コンタクト層、１０は
アルミニウムを主材料としたビット線、１１はアルミニ
ウムを主材料としたサブストレート電極、１２はソース
層８の表面の所定部からドレイン層６に達するように形
成された溝、１３は溝１２内の表面に形成された酸化
膜、１４は導電性材料からなるワード線、１５は第３絶
縁膜、１６は埋め込み材料である。この素子構造の動作
原理は、溝側壁に形成されているＭＯＳトランジスタが
ＯＮするとＮ型ソース層８からＮ型ドレイン層６に電子
が蓄積される。Ｎ型ドレイン層６と第２絶縁膜４とプレ
ート電極３から構成されるＭＯＳ容量は、表面のＭＯＳ
トランジスタの直下に形成されており、ＭＯＳトランジ
スタに要する面積をキャパシターに用いることができ
る。さらに、裏面に対して溝５を形成することによって
容量がさらに増加し６４ＭｂｉｔＤＲＡＭで必要な２５
ｆＦを容易に実現できる。以下本発明の実施例の製造方
法について、図２を参照しながら説明する。図２（ａ）
に示されるように、最初にＮ型の単結晶シリコン基板２
１上全面に、高濃度７×１０19ボロンを添加したＰ型ス
トッパ層２２、高濃度のＮ型ドレイン層２３、低濃度の
Ｐ型チャンネル形成層２４をイオン注入およびエピタキ
シャル成長を用いて形成する。次に図２（ｂ）に示され
るように、トレンチを用いた素子分離を形成する。トレ
ンチ内は酸化膜等の第３絶縁膜２５を介して多結晶シリ
コンなどを材料とした埋め込み材料２６で充填される。
次に図２（ｃ）に示されるように、高濃度のＮ型ソース
層２７、高濃度のＰ型コンタクト層２８を順次形成して
いく。次に図２（ｄ）に示されるように、素子分離に囲
まれた領域に、低濃度のＰ型チャンネル形成層２４を貫
通するようにドライエッチを用いて溝２９を掘り、側面
に酸化膜を形成する。さらに、多結晶シリコン３０によ
って溝２９を埋め込むようにする。これによって溝側面
にチャネルが形成されるＭＯＳトランジスタを作製す
る。通常の基板平面に形成されるＭＯＳトランジスタよ
りも、本発明のＭＯＳトランジスタの方が、微細化に適
している。ゲート幅は、Ｎ型ソース層２７、Ｐ型チャン
ネル形成層２４の拡散深さによって決定されるため、横
方向の縮小化に対して特性変化が少ない。また、Ｎ型ド
レイン層２３からコンタクトを取り出す必要がないため
占有面積の面でも本発明の方が小さくでき有利である。
次に図２（ｅ）に示されるように、高濃度のＮ型ソース
層２７、高濃度のＰ型コンタクト層２８上の酸化膜にコ
ンタクト穴をあけ、アルミニウムを主材料としたビット
線３１、サブストレート配線３２を形成する。次に図２
（ｆ）に示されるように、表面に第一ポリイミド膜３３
を数十μｍ厚形成する、これとは別に数百μｍ厚の第一
支持基板３４表面に第一ポリイミド膜３３を形成する。
次に図２（ｇ）に示されるようにこの両者の第一ポリイ
ミド膜３３どうしを張り合わせたあと、ベーキングを行
い第一支持基板３４と単結晶シリコン基板２１を第一ポ
リイミド膜３３で完全に接着する。次に図２（ｈ）に示
されるように、単結晶シリコン基板２１の裏面を、ま
ず、Ｐ型ストッパ層２２に到達しないようにメカニカル
な研磨したあと、エチレンジアミン（（ＮＨ2）2Ｃ
Ｈ2）とピロカテコール（Ｃ6Ｈ4（ＯＨ）2）と水の混合
液（ＥＰＷ液：１７ｍｌＥ；３ｇＰ；８ｍｌＷ）による
ウエットエッチを用いると高濃度７×１０ 19のボロンを
添加した層で極めてエッチレートが遅くなるので、単結
晶シリコン基板２１のみを選択エッチングする。一方、
Ｐ型ストッパ層２２は、イオン注入により形成されてお
り、膜厚の均一性は非常に良好であるため、次に、図２
（ｉ）に示されるように、ＨＦ，ＨＮＯ3，ＣＨ3ＣＯＯ
ＨのウエットエッチによるＰ型ストッパ層２２の除去は
多少オーバエッチすれば均一かつ完全に行うことが可能
となる。これによって、高濃度のＮ型ドレイン層２３、
低濃度のＰ型チャンネル形成層２４と素子分離等から構
成される素子形成層の膜厚の均一性は極めて良好とな
る。次に、図２（ｊ）に示されるように、素子形成層の
裏面にドライエッチを用いて凹凸３５を形成する。次に
図２（ｋ）に示されるように、キャパシター用の第２絶
縁膜３６、金属材料からなるプレート電極３７をポリイ
ミドの耐熱性の限界以下で形成する。次に、図２（ｌ）
に示されるように、プレート電極３７の裏面に第二ポリ
イミド膜からなる第１絶縁膜３８を形成する。また、こ
れとは別にシリコン基板等からなる第二支持基板３９表
面に第二ポリイミド膜３８を形成する。この両者のポリ
イミド同志を張り合わせたあと、ベーキングを行い第二
支持基板３９とプレート電極３７の裏面を第二ポリイミ
ド膜３８で完全に接着する。次に、図２（ｍ）に示され
るように、第一支持基板３４をメカニカルな研磨等で、
完全に除去する。次に、図２（ｎ）に示されるように、
表面に現われた第一ポリイミド膜３３をウエットエッチ
する。このとき第二ポリイミド膜３８は殆どエッチング
されない。こうして高集積化に対応したＭＯＳトランジ
スタ裏面にＭＯＳ容量が形成されているＤＲＡＭを作成
することが可能である。
【０００９】
【発明の効果】以上の実施例から明らかなように本発明
は、支持基板と、その支持基板上に形成された絶縁性有
機材料を主材料とした第１絶縁膜と、その第１絶縁膜上
に順次配置されたプレート電極および第２絶縁膜とその
第２絶縁膜上の所定部に順次配置された一導電型ドレイ
ン層、逆導電型チャンネル形成層および一導電型ソース
層と、そのソース層の表面の所定部から上記ドレイン層
に達するように形成された溝と、その溝の側面に形成さ
れた酸化膜と、その酸化膜が形成された上記溝部に形成
された導電性材料とを少なくとも有し、上記プレート電
極、第２絶縁膜およびドレイン層をＭＯＳ容量とし、上
記チャンネル形成層の上記溝側壁に沿ったゲート絶縁膜
となる上記酸化膜に接する領域を反転層形成領域とし上
記溝内部の導電性材料をゲート電極とし上記ドレイン層
およびソース層と合わせてＭＯＳトランジスタとした構
成によるので、基板表面上のセル面積に占めるキャパシ
ター部の面積をなくしても、キャパシターの表面積を十
分確保でき、かつ基板表面の平坦性が良好な優れたＤＲ
ＡＭセルの素子構造を有する半導体装置を提供できる。
は、支持基板と、その支持基板上に形成された絶縁性有
機材料を主材料とした第１絶縁膜と、その第１絶縁膜上
に順次配置されたプレート電極および第２絶縁膜とその
第２絶縁膜上の所定部に順次配置された一導電型ドレイ
ン層、逆導電型チャンネル形成層および一導電型ソース
層と、そのソース層の表面の所定部から上記ドレイン層
に達するように形成された溝と、その溝の側面に形成さ
れた酸化膜と、その酸化膜が形成された上記溝部に形成
された導電性材料とを少なくとも有し、上記プレート電
極、第２絶縁膜およびドレイン層をＭＯＳ容量とし、上
記チャンネル形成層の上記溝側壁に沿ったゲート絶縁膜
となる上記酸化膜に接する領域を反転層形成領域とし上
記溝内部の導電性材料をゲート電極とし上記ドレイン層
およびソース層と合わせてＭＯＳトランジスタとした構
成によるので、基板表面上のセル面積に占めるキャパシ
ター部の面積をなくしても、キャパシターの表面積を十
分確保でき、かつ基板表面の平坦性が良好な優れたＤＲ
ＡＭセルの素子構造を有する半導体装置を提供できる。
【図１】本発明の一実施例における半導体装置の断面図
【図２】図１の半導体装置の製造方法を示す工程断面図
【図３】従来の半導体装置の断面図
１ 単結晶シリコン基板（支持基板） ２ 第１絶縁膜 ３ プレート電極 ４ 第２絶縁膜 ５ 凹凸部 ６ Ｎ型ドレイン層（一導電型ドレイン層） ７ Ｐ型チャンネル形成層（逆導電型チャンネル形成
層） ８ Ｎ型ソース層（一導電型ソース層） ９ Ｐ型コンタクト層 １０ ビット線 １１ サブストレート電極 １２ 溝 １３ 酸化膜 １４ ワード線 １５ 第３絶縁膜 １６ 埋め込み材料
層） ８ Ｎ型ソース層（一導電型ソース層） ９ Ｐ型コンタクト層 １０ ビット線 １１ サブストレート電極 １２ 溝 １３ 酸化膜 １４ ワード線 １５ 第３絶縁膜 １６ 埋め込み材料
Claims (2)
- 【請求項１】支持基板と、その支持基板上に形成された
絶縁性有機材料を主材料とした第１絶縁膜と、その第１
絶縁膜上に順次配置されたプレート電極および第２絶縁
膜と、その第２絶縁膜上の所定部に順次配置された一導
電型ドレイン層、逆導電型チャンネル形成層および一導
電型ソース層と、そのソース層の表面の所定部から前記
ドレイン層に達するように形成された溝と、その溝の側
面に形成された酸化膜と、その酸化膜が形成された前記
溝部に形成された導電性材料とを少なくとも有し、前記
プレート電極、第２絶縁膜およびドレイン層をＭＯＳ容
量とし、前記チャンネル形成層の前記溝側壁に沿ったゲ
ート絶縁膜となる前記酸化膜に接する領域を反転層形成
領域とし前記溝内部の導電性材料をゲート電極とし前記
ドレイン層およびソース層と合わせてＭＯＳトランジス
タとしたことを特徴とする半導体装置。 - 【請求項２】第１絶縁膜が表面に凹凸を有し、その第１
絶縁膜上に順次配置されたプレート電極、第２絶縁膜お
よびドレイン層の下部が前記第１絶縁膜の表面の凹凸に
沿った形状をしていることを特徴とする請求項１記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196711A JPH0645550A (ja) | 1992-07-23 | 1992-07-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196711A JPH0645550A (ja) | 1992-07-23 | 1992-07-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645550A true JPH0645550A (ja) | 1994-02-18 |
Family
ID=16362323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4196711A Pending JPH0645550A (ja) | 1992-07-23 | 1992-07-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645550A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864947A (en) * | 1986-06-14 | 1989-09-12 | Iwase Prince Kabushiki Kaisha | Sewing machine |
| WO2000060666A1 (de) * | 1999-03-30 | 2000-10-12 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu deren herstellung |
-
1992
- 1992-07-23 JP JP4196711A patent/JPH0645550A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4864947A (en) * | 1986-06-14 | 1989-09-12 | Iwase Prince Kabushiki Kaisha | Sewing machine |
| WO2000060666A1 (de) * | 1999-03-30 | 2000-10-12 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu deren herstellung |
| US6518613B2 (en) | 1999-03-30 | 2003-02-11 | Infineon Technologies Ag | Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same |
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