JPH0645550A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0645550A JPH0645550A JP4196711A JP19671192A JPH0645550A JP H0645550 A JPH0645550 A JP H0645550A JP 4196711 A JP4196711 A JP 4196711A JP 19671192 A JP19671192 A JP 19671192A JP H0645550 A JPH0645550 A JP H0645550A
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Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 表面が平坦で、高集積化することができるダ
イナミックメモリーセルの素子構造を提供する。 【構成】 基板1上に絶縁性の有機材料を主材料とした
絶縁層2が形成され、さらに、絶縁層2上に半導体を主
材料とした素子形成層が形成され、素子形成層の表面に
は、溝12側壁を利用したチャネルが縦方向に形成され
るMOSトランジスタ、素子形成層と絶縁層4との間に
はMOS容量が形成され、このMOSトランジスタとM
OS容量とでメモリーセルを構成している。
イナミックメモリーセルの素子構造を提供する。 【構成】 基板1上に絶縁性の有機材料を主材料とした
絶縁層2が形成され、さらに、絶縁層2上に半導体を主
材料とした素子形成層が形成され、素子形成層の表面に
は、溝12側壁を利用したチャネルが縦方向に形成され
るMOSトランジスタ、素子形成層と絶縁層4との間に
はMOS容量が形成され、このMOSトランジスタとM
OS容量とでメモリーセルを構成している。
Description
【0001】
【産業上の利用分野】本発明は高集積化した半導体ダイ
ナミックメモリーセルの素子構造を有する半導体装置に
関する。
ナミックメモリーセルの素子構造を有する半導体装置に
関する。
【0002】
【従来の技術】近年、半導体メモリーにおけるDRAM
(ダイナミック ランダム アクセスメモリー)は16
MbitDRAMが量産されつつあり、ますます高集積
化に伴う微細化が行われるようになってきた。しかし、
64MbitDRAM以降のDRAMはメモリーセル面
積の縮小化と容量の確保という両立の難しいことを実現
しなければならないためメモリーセル素子構造の3次元
化が、ますます要求され様々な構造が提案されている。
素子構造は、大きく2種類に分類されると考えられる。
1つはトレンチ型のように溝を掘る方法と、もう1つは
スタック型のように表面に起伏を設けていく方法であ
る。後者の基本形であるスタック型を以下説明する。図
3は従来のスタック型を用いたDRAMセルの素子構造
の断面図であり、41は低濃度のP型シリコン基板、4
2は高濃度のN型拡散層、43はアルミニウムを主材料
としたビット線、44は多結晶シリコンを主材料とした
ワード線、45は多結晶シリコンを材料とした蓄積電
極、46は多結晶シリコンを材料としたプレート電極、
47は酸化膜などを含むパッシベーションである。
(ダイナミック ランダム アクセスメモリー)は16
MbitDRAMが量産されつつあり、ますます高集積
化に伴う微細化が行われるようになってきた。しかし、
64MbitDRAM以降のDRAMはメモリーセル面
積の縮小化と容量の確保という両立の難しいことを実現
しなければならないためメモリーセル素子構造の3次元
化が、ますます要求され様々な構造が提案されている。
素子構造は、大きく2種類に分類されると考えられる。
1つはトレンチ型のように溝を掘る方法と、もう1つは
スタック型のように表面に起伏を設けていく方法であ
る。後者の基本形であるスタック型を以下説明する。図
3は従来のスタック型を用いたDRAMセルの素子構造
の断面図であり、41は低濃度のP型シリコン基板、4
2は高濃度のN型拡散層、43はアルミニウムを主材料
としたビット線、44は多結晶シリコンを主材料とした
ワード線、45は多結晶シリコンを材料とした蓄積電
極、46は多結晶シリコンを材料としたプレート電極、
47は酸化膜などを含むパッシベーションである。
【0003】以上のように構成されたDRAMの容量
は、蓄積電極45の表面積を大きくすることにより、平
面キャパシターに比べて増加している。これと同様に、
64MbitDRAM以降も基本的には表面の起伏を最
大限増加させてキャパシターの表面積を増加させていく
ものと考えられる。また、64MbitDRAMを実現
するには、いくつかの制約条件がある。1つはチップサ
イズを200mm2程度にするために、1ビット当りのセ
ル面積を約1.5μm2以下にしなければならない点、
もう1つは、ソフトエラーや蓄積電荷のリテンション、
センスアップの動作余裕などを確保するために、記憶容
量として25fF以上が必要となる点である。これは、
誘電体膜として酸化膜を用いた場合、実効面積として
3.6μm2のキャパシター面積が必要になる。
は、蓄積電極45の表面積を大きくすることにより、平
面キャパシターに比べて増加している。これと同様に、
64MbitDRAM以降も基本的には表面の起伏を最
大限増加させてキャパシターの表面積を増加させていく
ものと考えられる。また、64MbitDRAMを実現
するには、いくつかの制約条件がある。1つはチップサ
イズを200mm2程度にするために、1ビット当りのセ
ル面積を約1.5μm2以下にしなければならない点、
もう1つは、ソフトエラーや蓄積電荷のリテンション、
センスアップの動作余裕などを確保するために、記憶容
量として25fF以上が必要となる点である。これは、
誘電体膜として酸化膜を用いた場合、実効面積として
3.6μm2のキャパシター面積が必要になる。
【0004】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成では64MbitDRAM以降のセル構造と
して、表面起伏を増加させていった場合、上層のアルミ
ニウム配線の加工に大きな負担をもたらすことになる。
これは、表面の起伏を増加させる構造では、原理上不可
避の問題であるといえる。
従来の構成では64MbitDRAM以降のセル構造と
して、表面起伏を増加させていった場合、上層のアルミ
ニウム配線の加工に大きな負担をもたらすことになる。
これは、表面の起伏を増加させる構造では、原理上不可
避の問題であるといえる。
【0005】本発明は上記従来の課題を解決するもの
で、表面の平坦性良好で容量の表面積を大きくすること
が可能なDRAMメモリーセルの素子構造を有する半導
体装置を提供することを目的とする。
で、表面の平坦性良好で容量の表面積を大きくすること
が可能なDRAMメモリーセルの素子構造を有する半導
体装置を提供することを目的とする。
【0006】
【課題を解決するための手段】この目的を達成するため
に本発明は、支持基板と、その支持基板上に形成された
絶縁性有機材料を主材料とした第1絶縁膜と、その第1
絶縁膜上に順次配置されたプレート電極および第2絶縁
膜と、その第2絶縁膜上の所定部に順次配置された一導
電型ドレイン層、逆導電型チャンネル形成層および一導
電型ソース層と、そのソース層の表面の所定部から前記
ドレイン層に達するように形成された溝と、その溝の側
面に形成された酸化膜と、その酸化膜が形成された上記
溝部に形成された導電性材料とを少なくとも有し、上記
プレート電極、第2絶縁膜およびドレイン層をMOS容
量とし、上記チャンネル形成層の上記溝側壁に沿ったゲ
ート絶縁膜となる上記酸化膜に接する領域を反転層形成
領域とし上記溝内部の導電性材料をゲート電極とし上記
ドレイン層およびソース層と合わせてMOSトランジス
タとした構成による。
に本発明は、支持基板と、その支持基板上に形成された
絶縁性有機材料を主材料とした第1絶縁膜と、その第1
絶縁膜上に順次配置されたプレート電極および第2絶縁
膜と、その第2絶縁膜上の所定部に順次配置された一導
電型ドレイン層、逆導電型チャンネル形成層および一導
電型ソース層と、そのソース層の表面の所定部から前記
ドレイン層に達するように形成された溝と、その溝の側
面に形成された酸化膜と、その酸化膜が形成された上記
溝部に形成された導電性材料とを少なくとも有し、上記
プレート電極、第2絶縁膜およびドレイン層をMOS容
量とし、上記チャンネル形成層の上記溝側壁に沿ったゲ
ート絶縁膜となる上記酸化膜に接する領域を反転層形成
領域とし上記溝内部の導電性材料をゲート電極とし上記
ドレイン層およびソース層と合わせてMOSトランジス
タとした構成による。
【0007】
【作用】この構成によって、表面平坦性が良好でキャパ
シターの表面積を増加していくことができる。
シターの表面積を増加していくことができる。
【0008】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図1は本発明の一実施例におけるD
RAMセル素子構造を示すものである。図1において、
1は単結晶シリコン基板等の支持基板、2はポリイミド
膜からなる第1絶縁膜、3はプレート電極、4は第2絶
縁膜、5は第2絶縁膜4の表面に形成された凹凸部、6
は高濃度のN型ドレイン層、7はP型チャンネル形成
層、8はN型ソース層、9はP型コンタクト層、10は
アルミニウムを主材料としたビット線、11はアルミニ
ウムを主材料としたサブストレート電極、12はソース
層8の表面の所定部からドレイン層6に達するように形
成された溝、13は溝12内の表面に形成された酸化
膜、14は導電性材料からなるワード線、15は第3絶
縁膜、16は埋め込み材料である。この素子構造の動作
原理は、溝側壁に形成されているMOSトランジスタが
ONするとN型ソース層8からN型ドレイン層6に電子
が蓄積される。N型ドレイン層6と第2絶縁膜4とプレ
ート電極3から構成されるMOS容量は、表面のMOS
トランジスタの直下に形成されており、MOSトランジ
スタに要する面積をキャパシターに用いることができ
る。さらに、裏面に対して溝5を形成することによって
容量がさらに増加し64MbitDRAMで必要な25
fFを容易に実現できる。以下本発明の実施例の製造方
法について、図2を参照しながら説明する。図2(a)
に示されるように、最初にN型の単結晶シリコン基板2
1上全面に、高濃度7×1019ボロンを添加したP型ス
トッパ層22、高濃度のN型ドレイン層23、低濃度の
P型チャンネル形成層24をイオン注入およびエピタキ
シャル成長を用いて形成する。次に図2(b)に示され
るように、トレンチを用いた素子分離を形成する。トレ
ンチ内は酸化膜等の第3絶縁膜25を介して多結晶シリ
コンなどを材料とした埋め込み材料26で充填される。
次に図2(c)に示されるように、高濃度のN型ソース
層27、高濃度のP型コンタクト層28を順次形成して
いく。次に図2(d)に示されるように、素子分離に囲
まれた領域に、低濃度のP型チャンネル形成層24を貫
通するようにドライエッチを用いて溝29を掘り、側面
に酸化膜を形成する。さらに、多結晶シリコン30によ
って溝29を埋め込むようにする。これによって溝側面
にチャネルが形成されるMOSトランジスタを作製す
る。通常の基板平面に形成されるMOSトランジスタよ
りも、本発明のMOSトランジスタの方が、微細化に適
している。ゲート幅は、N型ソース層27、P型チャン
ネル形成層24の拡散深さによって決定されるため、横
方向の縮小化に対して特性変化が少ない。また、N型ド
レイン層23からコンタクトを取り出す必要がないため
占有面積の面でも本発明の方が小さくでき有利である。
次に図2(e)に示されるように、高濃度のN型ソース
層27、高濃度のP型コンタクト層28上の酸化膜にコ
ンタクト穴をあけ、アルミニウムを主材料としたビット
線31、サブストレート配線32を形成する。次に図2
(f)に示されるように、表面に第一ポリイミド膜33
を数十μm厚形成する、これとは別に数百μm厚の第一
支持基板34表面に第一ポリイミド膜33を形成する。
次に図2(g)に示されるようにこの両者の第一ポリイ
ミド膜33どうしを張り合わせたあと、ベーキングを行
い第一支持基板34と単結晶シリコン基板21を第一ポ
リイミド膜33で完全に接着する。次に図2(h)に示
されるように、単結晶シリコン基板21の裏面を、ま
ず、P型ストッパ層22に到達しないようにメカニカル
な研磨したあと、エチレンジアミン((NH2)2C
H2)とピロカテコール(C6H4(OH)2)と水の混合
液(EPW液:17mlE;3gP;8mlW)による
ウエットエッチを用いると高濃度7×10 19のボロンを
添加した層で極めてエッチレートが遅くなるので、単結
晶シリコン基板21のみを選択エッチングする。一方、
P型ストッパ層22は、イオン注入により形成されてお
り、膜厚の均一性は非常に良好であるため、次に、図2
(i)に示されるように、HF,HNO3,CH3COO
HのウエットエッチによるP型ストッパ層22の除去は
多少オーバエッチすれば均一かつ完全に行うことが可能
となる。これによって、高濃度のN型ドレイン層23、
低濃度のP型チャンネル形成層24と素子分離等から構
成される素子形成層の膜厚の均一性は極めて良好とな
る。次に、図2(j)に示されるように、素子形成層の
裏面にドライエッチを用いて凹凸35を形成する。次に
図2(k)に示されるように、キャパシター用の第2絶
縁膜36、金属材料からなるプレート電極37をポリイ
ミドの耐熱性の限界以下で形成する。次に、図2(l)
に示されるように、プレート電極37の裏面に第二ポリ
イミド膜からなる第1絶縁膜38を形成する。また、こ
れとは別にシリコン基板等からなる第二支持基板39表
面に第二ポリイミド膜38を形成する。この両者のポリ
イミド同志を張り合わせたあと、ベーキングを行い第二
支持基板39とプレート電極37の裏面を第二ポリイミ
ド膜38で完全に接着する。次に、図2(m)に示され
るように、第一支持基板34をメカニカルな研磨等で、
完全に除去する。次に、図2(n)に示されるように、
表面に現われた第一ポリイミド膜33をウエットエッチ
する。このとき第二ポリイミド膜38は殆どエッチング
されない。こうして高集積化に対応したMOSトランジ
スタ裏面にMOS容量が形成されているDRAMを作成
することが可能である。
しながら説明する。図1は本発明の一実施例におけるD
RAMセル素子構造を示すものである。図1において、
1は単結晶シリコン基板等の支持基板、2はポリイミド
膜からなる第1絶縁膜、3はプレート電極、4は第2絶
縁膜、5は第2絶縁膜4の表面に形成された凹凸部、6
は高濃度のN型ドレイン層、7はP型チャンネル形成
層、8はN型ソース層、9はP型コンタクト層、10は
アルミニウムを主材料としたビット線、11はアルミニ
ウムを主材料としたサブストレート電極、12はソース
層8の表面の所定部からドレイン層6に達するように形
成された溝、13は溝12内の表面に形成された酸化
膜、14は導電性材料からなるワード線、15は第3絶
縁膜、16は埋め込み材料である。この素子構造の動作
原理は、溝側壁に形成されているMOSトランジスタが
ONするとN型ソース層8からN型ドレイン層6に電子
が蓄積される。N型ドレイン層6と第2絶縁膜4とプレ
ート電極3から構成されるMOS容量は、表面のMOS
トランジスタの直下に形成されており、MOSトランジ
スタに要する面積をキャパシターに用いることができ
る。さらに、裏面に対して溝5を形成することによって
容量がさらに増加し64MbitDRAMで必要な25
fFを容易に実現できる。以下本発明の実施例の製造方
法について、図2を参照しながら説明する。図2(a)
に示されるように、最初にN型の単結晶シリコン基板2
1上全面に、高濃度7×1019ボロンを添加したP型ス
トッパ層22、高濃度のN型ドレイン層23、低濃度の
P型チャンネル形成層24をイオン注入およびエピタキ
シャル成長を用いて形成する。次に図2(b)に示され
るように、トレンチを用いた素子分離を形成する。トレ
ンチ内は酸化膜等の第3絶縁膜25を介して多結晶シリ
コンなどを材料とした埋め込み材料26で充填される。
次に図2(c)に示されるように、高濃度のN型ソース
層27、高濃度のP型コンタクト層28を順次形成して
いく。次に図2(d)に示されるように、素子分離に囲
まれた領域に、低濃度のP型チャンネル形成層24を貫
通するようにドライエッチを用いて溝29を掘り、側面
に酸化膜を形成する。さらに、多結晶シリコン30によ
って溝29を埋め込むようにする。これによって溝側面
にチャネルが形成されるMOSトランジスタを作製す
る。通常の基板平面に形成されるMOSトランジスタよ
りも、本発明のMOSトランジスタの方が、微細化に適
している。ゲート幅は、N型ソース層27、P型チャン
ネル形成層24の拡散深さによって決定されるため、横
方向の縮小化に対して特性変化が少ない。また、N型ド
レイン層23からコンタクトを取り出す必要がないため
占有面積の面でも本発明の方が小さくでき有利である。
次に図2(e)に示されるように、高濃度のN型ソース
層27、高濃度のP型コンタクト層28上の酸化膜にコ
ンタクト穴をあけ、アルミニウムを主材料としたビット
線31、サブストレート配線32を形成する。次に図2
(f)に示されるように、表面に第一ポリイミド膜33
を数十μm厚形成する、これとは別に数百μm厚の第一
支持基板34表面に第一ポリイミド膜33を形成する。
次に図2(g)に示されるようにこの両者の第一ポリイ
ミド膜33どうしを張り合わせたあと、ベーキングを行
い第一支持基板34と単結晶シリコン基板21を第一ポ
リイミド膜33で完全に接着する。次に図2(h)に示
されるように、単結晶シリコン基板21の裏面を、ま
ず、P型ストッパ層22に到達しないようにメカニカル
な研磨したあと、エチレンジアミン((NH2)2C
H2)とピロカテコール(C6H4(OH)2)と水の混合
液(EPW液:17mlE;3gP;8mlW)による
ウエットエッチを用いると高濃度7×10 19のボロンを
添加した層で極めてエッチレートが遅くなるので、単結
晶シリコン基板21のみを選択エッチングする。一方、
P型ストッパ層22は、イオン注入により形成されてお
り、膜厚の均一性は非常に良好であるため、次に、図2
(i)に示されるように、HF,HNO3,CH3COO
HのウエットエッチによるP型ストッパ層22の除去は
多少オーバエッチすれば均一かつ完全に行うことが可能
となる。これによって、高濃度のN型ドレイン層23、
低濃度のP型チャンネル形成層24と素子分離等から構
成される素子形成層の膜厚の均一性は極めて良好とな
る。次に、図2(j)に示されるように、素子形成層の
裏面にドライエッチを用いて凹凸35を形成する。次に
図2(k)に示されるように、キャパシター用の第2絶
縁膜36、金属材料からなるプレート電極37をポリイ
ミドの耐熱性の限界以下で形成する。次に、図2(l)
に示されるように、プレート電極37の裏面に第二ポリ
イミド膜からなる第1絶縁膜38を形成する。また、こ
れとは別にシリコン基板等からなる第二支持基板39表
面に第二ポリイミド膜38を形成する。この両者のポリ
イミド同志を張り合わせたあと、ベーキングを行い第二
支持基板39とプレート電極37の裏面を第二ポリイミ
ド膜38で完全に接着する。次に、図2(m)に示され
るように、第一支持基板34をメカニカルな研磨等で、
完全に除去する。次に、図2(n)に示されるように、
表面に現われた第一ポリイミド膜33をウエットエッチ
する。このとき第二ポリイミド膜38は殆どエッチング
されない。こうして高集積化に対応したMOSトランジ
スタ裏面にMOS容量が形成されているDRAMを作成
することが可能である。
【0009】
【発明の効果】以上の実施例から明らかなように本発明
は、支持基板と、その支持基板上に形成された絶縁性有
機材料を主材料とした第1絶縁膜と、その第1絶縁膜上
に順次配置されたプレート電極および第2絶縁膜とその
第2絶縁膜上の所定部に順次配置された一導電型ドレイ
ン層、逆導電型チャンネル形成層および一導電型ソース
層と、そのソース層の表面の所定部から上記ドレイン層
に達するように形成された溝と、その溝の側面に形成さ
れた酸化膜と、その酸化膜が形成された上記溝部に形成
された導電性材料とを少なくとも有し、上記プレート電
極、第2絶縁膜およびドレイン層をMOS容量とし、上
記チャンネル形成層の上記溝側壁に沿ったゲート絶縁膜
となる上記酸化膜に接する領域を反転層形成領域とし上
記溝内部の導電性材料をゲート電極とし上記ドレイン層
およびソース層と合わせてMOSトランジスタとした構
成によるので、基板表面上のセル面積に占めるキャパシ
ター部の面積をなくしても、キャパシターの表面積を十
分確保でき、かつ基板表面の平坦性が良好な優れたDR
AMセルの素子構造を有する半導体装置を提供できる。
は、支持基板と、その支持基板上に形成された絶縁性有
機材料を主材料とした第1絶縁膜と、その第1絶縁膜上
に順次配置されたプレート電極および第2絶縁膜とその
第2絶縁膜上の所定部に順次配置された一導電型ドレイ
ン層、逆導電型チャンネル形成層および一導電型ソース
層と、そのソース層の表面の所定部から上記ドレイン層
に達するように形成された溝と、その溝の側面に形成さ
れた酸化膜と、その酸化膜が形成された上記溝部に形成
された導電性材料とを少なくとも有し、上記プレート電
極、第2絶縁膜およびドレイン層をMOS容量とし、上
記チャンネル形成層の上記溝側壁に沿ったゲート絶縁膜
となる上記酸化膜に接する領域を反転層形成領域とし上
記溝内部の導電性材料をゲート電極とし上記ドレイン層
およびソース層と合わせてMOSトランジスタとした構
成によるので、基板表面上のセル面積に占めるキャパシ
ター部の面積をなくしても、キャパシターの表面積を十
分確保でき、かつ基板表面の平坦性が良好な優れたDR
AMセルの素子構造を有する半導体装置を提供できる。
【図1】本発明の一実施例における半導体装置の断面図
【図2】図1の半導体装置の製造方法を示す工程断面図
【図3】従来の半導体装置の断面図
1 単結晶シリコン基板(支持基板) 2 第1絶縁膜 3 プレート電極 4 第2絶縁膜 5 凹凸部 6 N型ドレイン層(一導電型ドレイン層) 7 P型チャンネル形成層(逆導電型チャンネル形成
層) 8 N型ソース層(一導電型ソース層) 9 P型コンタクト層 10 ビット線 11 サブストレート電極 12 溝 13 酸化膜 14 ワード線 15 第3絶縁膜 16 埋め込み材料
層) 8 N型ソース層(一導電型ソース層) 9 P型コンタクト層 10 ビット線 11 サブストレート電極 12 溝 13 酸化膜 14 ワード線 15 第3絶縁膜 16 埋め込み材料
Claims (2)
- 【請求項1】支持基板と、その支持基板上に形成された
絶縁性有機材料を主材料とした第1絶縁膜と、その第1
絶縁膜上に順次配置されたプレート電極および第2絶縁
膜と、その第2絶縁膜上の所定部に順次配置された一導
電型ドレイン層、逆導電型チャンネル形成層および一導
電型ソース層と、そのソース層の表面の所定部から前記
ドレイン層に達するように形成された溝と、その溝の側
面に形成された酸化膜と、その酸化膜が形成された前記
溝部に形成された導電性材料とを少なくとも有し、前記
プレート電極、第2絶縁膜およびドレイン層をMOS容
量とし、前記チャンネル形成層の前記溝側壁に沿ったゲ
ート絶縁膜となる前記酸化膜に接する領域を反転層形成
領域とし前記溝内部の導電性材料をゲート電極とし前記
ドレイン層およびソース層と合わせてMOSトランジス
タとしたことを特徴とする半導体装置。 - 【請求項2】第1絶縁膜が表面に凹凸を有し、その第1
絶縁膜上に順次配置されたプレート電極、第2絶縁膜お
よびドレイン層の下部が前記第1絶縁膜の表面の凹凸に
沿った形状をしていることを特徴とする請求項1記載の
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4196711A JPH0645550A (ja) | 1992-07-23 | 1992-07-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4196711A JPH0645550A (ja) | 1992-07-23 | 1992-07-23 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0645550A true JPH0645550A (ja) | 1994-02-18 |
Family
ID=16362323
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4196711A Pending JPH0645550A (ja) | 1992-07-23 | 1992-07-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0645550A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4864947A (en) * | 1986-06-14 | 1989-09-12 | Iwase Prince Kabushiki Kaisha | Sewing machine |
WO2000060666A1 (de) * | 1999-03-30 | 2000-10-12 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu deren herstellung |
-
1992
- 1992-07-23 JP JP4196711A patent/JPH0645550A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4864947A (en) * | 1986-06-14 | 1989-09-12 | Iwase Prince Kabushiki Kaisha | Sewing machine |
WO2000060666A1 (de) * | 1999-03-30 | 2000-10-12 | Infineon Technologies Ag | Speicherzellenanordnung und verfahren zu deren herstellung |
US6518613B2 (en) | 1999-03-30 | 2003-02-11 | Infineon Technologies Ag | Memory cell configuration with capacitor on opposite surface of substrate and method for fabricating the same |
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