JPH0642542B2 - 高耐圧半導体装置の製造方法 - Google Patents
高耐圧半導体装置の製造方法Info
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- JPH0642542B2 JPH0642542B2 JP8660788A JP8660788A JPH0642542B2 JP H0642542 B2 JPH0642542 B2 JP H0642542B2 JP 8660788 A JP8660788 A JP 8660788A JP 8660788 A JP8660788 A JP 8660788A JP H0642542 B2 JPH0642542 B2 JP H0642542B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はＰＩＮ構造を有する高耐圧半導体装置の製造
方法に関する。
方法に関する。
（従来の技術） 一般に、高耐圧、大面積の電力用半導体装置では、高比
抵抗のｎ型半導体ウエハにｐ型ベースを深く拡散させる
必要がある。例えばこのｐ型ベースの深さは６０〜１２
０（μｍ）程度である。このような深い拡散を行なう必
要があるため、拡散時間や面内の均一性等を考慮し、電
力用半導体装置のｐ型ベースは不純物としてＡｌやＧａ
の拡散で形成することが一般的である。しかし、Ａｌや
Ｇａは酸化膜を用いた選択拡散が行なえないために、あ
る種の電力用半導体装置、例えば低抵抗のｎバッファ層
を持つＰＩＮダイオードやサイリスタ、ＧＴＯ（ゲート
ターンオフサイリスタ）等を製造する上では不都合であ
る。
抵抗のｎ型半導体ウエハにｐ型ベースを深く拡散させる
必要がある。例えばこのｐ型ベースの深さは６０〜１２
０（μｍ）程度である。このような深い拡散を行なう必
要があるため、拡散時間や面内の均一性等を考慮し、電
力用半導体装置のｐ型ベースは不純物としてＡｌやＧａ
の拡散で形成することが一般的である。しかし、Ａｌや
Ｇａは酸化膜を用いた選択拡散が行なえないために、あ
る種の電力用半導体装置、例えば低抵抗のｎバッファ層
を持つＰＩＮダイオードやサイリスタ、ＧＴＯ（ゲート
ターンオフサイリスタ）等を製造する上では不都合であ
る。
第１９図は従来のＰＩＮ構造の電力用ダイオードの断面
図であり、第２０図はその不純物プロファイルを示す図
である。第１９図において、100はｐ型層、101はｎ型
層、102は電界のストッパー層として作用する高濃度の
ｎ型層である。なお、上記ｐ型層100には熱緩衝板とし
てのＭｏもしくはＷからなる金属盤103が接着されて両
者が合金化され、この金属板103はＣｕからなるポスト1
04と接触するようになっている。他方、ｎ型層102には
Ａｌからなる金属膜105が形成され、この金属膜105は図
示しない熱緩衝板を介してＣｕからなるポスト106と接
触するようになっている。
図であり、第２０図はその不純物プロファイルを示す図
である。第１９図において、100はｐ型層、101はｎ型
層、102は電界のストッパー層として作用する高濃度の
ｎ型層である。なお、上記ｐ型層100には熱緩衝板とし
てのＭｏもしくはＷからなる金属盤103が接着されて両
者が合金化され、この金属板103はＣｕからなるポスト1
04と接触するようになっている。他方、ｎ型層102には
Ａｌからなる金属膜105が形成され、この金属膜105は図
示しない熱緩衝板を介してＣｕからなるポスト106と接
触するようになっている。
第２１図はｎバッファ層が設けられた従来のアノードシ
ョート構造のＧＴＯの断面図であり、第２２図はその不
純物プロファイルを示す図である。第２１図において、
111はｎベース層、112はｐベース層、113はｎエミッタ
層、114はｎバッファ層、115はｐエミッタ層、116はカ
ソード電極、117はアノード電極、118はゲート電極であ
る。
ョート構造のＧＴＯの断面図であり、第２２図はその不
純物プロファイルを示す図である。第２１図において、
111はｎベース層、112はｐベース層、113はｎエミッタ
層、114はｎバッファ層、115はｐエミッタ層、116はカ
ソード電極、117はアノード電極、118はゲート電極であ
る。
上記第１９図のようなダイオードにｎバッファ層を設け
たもの、あるいは第２１図に示すようなｎバッファ層11
4が設けられたＧＴＯは、ｎバッファ層の存在によりｎ
ベース層の厚さを薄くすることができ、これによりオン
電圧とスイッチング特性を向上させることができること
が知られている。しかし、従来ではバックパワー耐量の
著しい低下等の弊害が伴い、現実の使用に耐える高耐圧
の電力用半導体装置を歩留り良く量産することは困難で
ある。濃度が低く、かつ深いｎバッファ層を形成するこ
とで、ある程度、これを改善できるが、従来技術では製
造工程が非常に長くなってしまい、また、十分な信頼性
を得ることは困難である。以下、この点について説明す
る。
たもの、あるいは第２１図に示すようなｎバッファ層11
4が設けられたＧＴＯは、ｎバッファ層の存在によりｎ
ベース層の厚さを薄くすることができ、これによりオン
電圧とスイッチング特性を向上させることができること
が知られている。しかし、従来ではバックパワー耐量の
著しい低下等の弊害が伴い、現実の使用に耐える高耐圧
の電力用半導体装置を歩留り良く量産することは困難で
ある。濃度が低く、かつ深いｎバッファ層を形成するこ
とで、ある程度、これを改善できるが、従来技術では製
造工程が非常に長くなってしまい、また、十分な信頼性
を得ることは困難である。以下、この点について説明す
る。
通常の高耐圧ＧＴＯのｐベース層はＡｌやＧａ等のよう
に拡散係数が大きな不純物の拡散によって形成されてお
り、第２２図中のxjpbで示される拡散深さは通常、６０
〜１２０（μｍ）程度である。このため、ｎエミッタ層
113の拡散形成後における層抵抗ρspbは５０〜７５（Ω
／□）程度になる。このようにxjpbが深いためと、例え
ば７〜８０（cm2）程度の大面積で例えば数千Ｖの高耐
圧性能を得るために、ｐベース層112の形成には拡散係
数が大きく、比較的短時間で拡散が終了するＡｌやＧａ
等を使用することが有利である。しかし、これらＡｌや
Ｇａは、全体を酸化膜でマスクして外拡散（アウト・デ
ィフュージョン）を防止することができないという欠点
も持ち合わせている。従って、従来ではｐベース層112
とｐエミッタ層115とを同時に拡散するか、もしくは同
時拡散した後にエミッタ層を除去し、ｎバッファ層114
もしくはアノードショートを形成した後に薄いｐエミッ
タ層を形成するという方法をとるようにしている。
に拡散係数が大きな不純物の拡散によって形成されてお
り、第２２図中のxjpbで示される拡散深さは通常、６０
〜１２０（μｍ）程度である。このため、ｎエミッタ層
113の拡散形成後における層抵抗ρspbは５０〜７５（Ω
／□）程度になる。このようにxjpbが深いためと、例え
ば７〜８０（cm2）程度の大面積で例えば数千Ｖの高耐
圧性能を得るために、ｐベース層112の形成には拡散係
数が大きく、比較的短時間で拡散が終了するＡｌやＧａ
等を使用することが有利である。しかし、これらＡｌや
Ｇａは、全体を酸化膜でマスクして外拡散（アウト・デ
ィフュージョン）を防止することができないという欠点
も持ち合わせている。従って、従来ではｐベース層112
とｐエミッタ層115とを同時に拡散するか、もしくは同
時拡散した後にエミッタ層を除去し、ｎバッファ層114
もしくはアノードショートを形成した後に薄いｐエミッ
タ層を形成するという方法をとるようにしている。
後者の場合、アノード側拡散層を形成する際にｐベース
層112の表面濃度が低下するのを防止するためにボロン
の追加拡散を行ないながら拡散する場合もある。
層112の表面濃度が低下するのを防止するためにボロン
の追加拡散を行ないながら拡散する場合もある。
また、ｐベース層112を形成する際にはＡｌやＧａのイ
オン注入により行なう場合もある。この場合には外拡散
を防止するために酸化膜以外の膜、例えば窒化膜を表面
に形成し、開管拡散によりｐベース層を形成する。
オン注入により行なう場合もある。この場合には外拡散
を防止するために酸化膜以外の膜、例えば窒化膜を表面
に形成し、開管拡散によりｐベース層を形成する。
ところで、ｎバッファ層を有するアノードショート構造
のＧＴＯの特性を決める重要なファクタは、第２２図中
に示したｐベース層112の層抵抗ρspbとｎバッファ層11
4の層抵抗ρsnである。ρ′spbはｐベース層112のプロ
ファイルに対してｎエミッタ層113の拡散深さxjneをど
の程度にするかによって決まる。この拡散時の精度は±
０．５（μｍ）程度であり、この拡散深さxjneは素子の
歩留りを大きく左右する。現在、このxjneは、拡散のロ
ット毎にｐベース層112のプロファイルを計算機で計算
し、xjneの拡散条件を今までに蓄積されたデータを元に
して予測し、決定している。
のＧＴＯの特性を決める重要なファクタは、第２２図中
に示したｐベース層112の層抵抗ρspbとｎバッファ層11
4の層抵抗ρsnである。ρ′spbはｐベース層112のプロ
ファイルに対してｎエミッタ層113の拡散深さxjneをど
の程度にするかによって決まる。この拡散時の精度は±
０．５（μｍ）程度であり、この拡散深さxjneは素子の
歩留りを大きく左右する。現在、このxjneは、拡散のロ
ット毎にｐベース層112のプロファイルを計算機で計算
し、xjneの拡散条件を今までに蓄積されたデータを元に
して予測し、決定している。
一方、ＡｌやＧａを用いた封管拡散により形成されるｐ
ベース層プロファイルの制御性は、要求される設計値に
対して不十分である。このため、特別な工夫によりｐベ
ース層の不純物濃度の制御性を確保している。例えばＡ
ｌでは、予めＳｉチューブの内壁にＡｌを導入してお
き、その中にウエハを挿入し、加熱することによりＡｌ
の拡散を行なうようにしている。他方のＧａではＧａ−
Ｇｅ法と呼ばれる方法によって拡散を行なうようにして
いる。しかし、このような方法でもプロファイルの再現
性は十分ではなく、計算機の計算結果と蓄積されたデー
タに基づいて歩留りの安定を図るようにしている。ま
た、酸化膜はＡｌやＧａのソースに対して十分なマスク
効果を持っていないため、ｐベース層とｐエミッタ層を
同時に形成することが一般的である。ところが、第２１
図のようなＧＴＯの場合には、ｐベース層112とｐエミ
ッタ層115とはこの後のｎエミッタ層113の拡散を考慮し
てそれぞれ６０（μｍ）以上の幅にする必要がある。従
って、ｎバッファ層114は１００（μｍ）以上の幅にす
る必要がある。このため、拡散でこのｎバッファ層114
を形成することは事実上不可能である。従って、従来で
はエピタキャル成長法でｎバッファ層を形成することが
あるが、エピタキャル層は耐圧歩留りが悪く信頼性に欠
け、かつ製造工程も増加するという問題がある。
ベース層プロファイルの制御性は、要求される設計値に
対して不十分である。このため、特別な工夫によりｐベ
ース層の不純物濃度の制御性を確保している。例えばＡ
ｌでは、予めＳｉチューブの内壁にＡｌを導入してお
き、その中にウエハを挿入し、加熱することによりＡｌ
の拡散を行なうようにしている。他方のＧａではＧａ−
Ｇｅ法と呼ばれる方法によって拡散を行なうようにして
いる。しかし、このような方法でもプロファイルの再現
性は十分ではなく、計算機の計算結果と蓄積されたデー
タに基づいて歩留りの安定を図るようにしている。ま
た、酸化膜はＡｌやＧａのソースに対して十分なマスク
効果を持っていないため、ｐベース層とｐエミッタ層を
同時に形成することが一般的である。ところが、第２１
図のようなＧＴＯの場合には、ｐベース層112とｐエミ
ッタ層115とはこの後のｎエミッタ層113の拡散を考慮し
てそれぞれ６０（μｍ）以上の幅にする必要がある。従
って、ｎバッファ層114は１００（μｍ）以上の幅にす
る必要がある。このため、拡散でこのｎバッファ層114
を形成することは事実上不可能である。従って、従来で
はエピタキャル成長法でｎバッファ層を形成することが
あるが、エピタキャル層は耐圧歩留りが悪く信頼性に欠
け、かつ製造工程も増加するという問題がある。
また、ｎバッファ層114はＰの拡散で、ｐベース層112は
ＡｌやＧａのイオン注入及びその後の拡散で形成する方
法もあるが、この方法では、酸化膜以外のマスク部材が
必要になる、濃度の低いｎバッファ層をｐベース層と同
時に拡散することができず、深いｎバッファ層を少なく
とも２回の拡散で形成する必要があり工程が増加する、
等の問題がある。
ＡｌやＧａのイオン注入及びその後の拡散で形成する方
法もあるが、この方法では、酸化膜以外のマスク部材が
必要になる、濃度の低いｎバッファ層をｐベース層と同
時に拡散することができず、深いｎバッファ層を少なく
とも２回の拡散で形成する必要があり工程が増加する、
等の問題がある。
一方、ｎバッファ層が設けられていないＧＴＯでは、ベ
ース拡散後の特性を決める最も重要な拡散パラメータが
ρspbのみである。これに対し、ｎバッファ層が設けら
れたアノードショート構造のＧＴＯでは、ベース拡散後
にρspbとρsnを合わせ込むことが必要であり、この点
についても従来の方法では限界がある。
ース拡散後の特性を決める最も重要な拡散パラメータが
ρspbのみである。これに対し、ｎバッファ層が設けら
れたアノードショート構造のＧＴＯでは、ベース拡散後
にρspbとρsnを合わせ込むことが必要であり、この点
についても従来の方法では限界がある。
一方、前記第１９図に示すような従来のダイオードにお
いて、ｎ型層101の不純物濃度と厚さはこのダイオード
の定格電圧により設計されている。そして、定格電圧印
加の空乏層層はｎ型層101と102の界面付近までしか伸び
ないように設計されている。第２０図中の破線Ｅ０は定
格電圧印加時における電界分布を示したものである。な
お、ｎ型層102の表面不純物濃度は約１×1021（個／c
m3）であり、比較的高くされている。ちなみに、ｎ型層
101の比抵抗ρｎとこの層の幅Ｗｎとの比ρｎ／Ｗｎは
３×103（Ω）程度である。また、第２０図中の一点鎖
線Ｅ１はｎ型層101の層抵抗を高く設定した場合の電界
分布を示したものである。このＥ１のような電界分布を
持たせることができれば、理想的にはｎ型層101の厚さ
を１／２にすることができ、順方向電圧及び逆回復時間
の大幅な改善が可能である。しかし、第１０図のような
プロファイルで上記のような設計をした場合には、実使
用条件においてバックパワーにより破壊が発生する。こ
の理由は、ｎ型層101が薄くなったことによるバックパ
ワー耐量の減少と、高濃度でかつ薄いｎ型層102では電
圧サージの耐量が十分にとれないためと考えられる。
いて、ｎ型層101の不純物濃度と厚さはこのダイオード
の定格電圧により設計されている。そして、定格電圧印
加の空乏層層はｎ型層101と102の界面付近までしか伸び
ないように設計されている。第２０図中の破線Ｅ０は定
格電圧印加時における電界分布を示したものである。な
お、ｎ型層102の表面不純物濃度は約１×1021（個／c
m3）であり、比較的高くされている。ちなみに、ｎ型層
101の比抵抗ρｎとこの層の幅Ｗｎとの比ρｎ／Ｗｎは
３×103（Ω）程度である。また、第２０図中の一点鎖
線Ｅ１はｎ型層101の層抵抗を高く設定した場合の電界
分布を示したものである。このＥ１のような電界分布を
持たせることができれば、理想的にはｎ型層101の厚さ
を１／２にすることができ、順方向電圧及び逆回復時間
の大幅な改善が可能である。しかし、第１０図のような
プロファイルで上記のような設計をした場合には、実使
用条件においてバックパワーにより破壊が発生する。こ
の理由は、ｎ型層101が薄くなったことによるバックパ
ワー耐量の減少と、高濃度でかつ薄いｎ型層102では電
圧サージの耐量が十分にとれないためと考えられる。
（発明が解決しようとする課題） このように従来の方法で製造される高耐圧半導体装置は
耐圧歩留りが悪く信頼性に欠け、かつ製造工程も増加す
るという欠点がある。
耐圧歩留りが悪く信頼性に欠け、かつ製造工程も増加す
るという欠点がある。
また、従来の高耐圧半導体装置では、バックパワー耐量
の著しい低下等、特性上で問題がある。
の著しい低下等、特性上で問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、信頼性が高い高耐圧半導体装置を製
造工程の増加を伴わずに製造することができる高耐圧半
導体装置の製造方法を提供することにある。
あり、その目的は、信頼性が高い高耐圧半導体装置を製
造工程の増加を伴わずに製造することができる高耐圧半
導体装置の製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の高耐圧半導体装置の製造方法は、ｎ型ベース
層の一方面にｐ型の不純物としてボロンを、他方面にｎ
型の不純物としてリンを等価なドーズ量でそれぞれ導入
する第１工程と、上記第１工程で導入された両不純物を
同時に前拡散させる第２工程と、上記前拡散の場合より
も長時間及び高温の条件で主拡散を行うことにより、上
記ｎ型ベース層の一方面にはｐ型ベース層を、他方面に
はｎ型バッファ層をそれぞれ形成する第３工程と、上記
ｎ型バッファ層の表面にのみマスクを形成し、このマス
クを用いて上記ｎ型バッファ層に対しては選択的に、上
記ｐ型ベース層に対しては全面にそれぞれｎ型の不純物
を同時に導入する第４工程と、上記マスクを除去した
後、上記ｎ型バッファ層の全面にｐ型の不純物を導入す
る第５工程と、上記第４、第５工程で導入されたｎ型及
びｐ型の不純物を同時に拡散させて、上記ｐ型ベース層
にはｎ型エミッタ層を、上記ｎ型バッファ層にはｐ型エ
ミッタ層とｎ型のアノードショート層をそれぞれ形成す
る第６工程とを具備したことを特徴とする。
層の一方面にｐ型の不純物としてボロンを、他方面にｎ
型の不純物としてリンを等価なドーズ量でそれぞれ導入
する第１工程と、上記第１工程で導入された両不純物を
同時に前拡散させる第２工程と、上記前拡散の場合より
も長時間及び高温の条件で主拡散を行うことにより、上
記ｎ型ベース層の一方面にはｐ型ベース層を、他方面に
はｎ型バッファ層をそれぞれ形成する第３工程と、上記
ｎ型バッファ層の表面にのみマスクを形成し、このマス
クを用いて上記ｎ型バッファ層に対しては選択的に、上
記ｐ型ベース層に対しては全面にそれぞれｎ型の不純物
を同時に導入する第４工程と、上記マスクを除去した
後、上記ｎ型バッファ層の全面にｐ型の不純物を導入す
る第５工程と、上記第４、第５工程で導入されたｎ型及
びｐ型の不純物を同時に拡散させて、上記ｐ型ベース層
にはｎ型エミッタ層を、上記ｎ型バッファ層にはｐ型エ
ミッタ層とｎ型のアノードショート層をそれぞれ形成す
る第６工程とを具備したことを特徴とする。
（作用） ｐ型の不純物であるボロンとｎ型の不純物であるリンの
設計濃度における拡散係数が近いことから、この２つの
拡散ソースを同時に拡散させることによってｎ型ベース
層の一方面にｐ型ベース層を、他方面にｎ型バッファ層
を同時に形成する。ボロンと比較的低濃度のリンはＡｌ
やＧａに比べて拡散係数が小さく、通常、深い拡散には
使用されないが、この発明の場合にはそれが逆の効果を
生む。すなわち、ボロンやリンはＡｌやＧａに比べて、
同じ深さまで拡散するのにおよそ２倍の拡散時間もしく
はより高い拡散濃度が必要である。このことは、逆に、
いったんｐ型ベース層とｎ型バッファ層が形成されてし
まうと、その後の拡散でもほとんど不純物プロファイル
が動くことがない。すなわち、ｐ型ベース層とｎ型バッ
ファ層の再現性がよく、ｎエミッタ層、Ｐエミッタ層及
びアノードショートのスランプ条件を固定することがで
き、ｎエミッタ層、ｐエミッタ層及びアノードショート
の同時形成が可能となる。
設計濃度における拡散係数が近いことから、この２つの
拡散ソースを同時に拡散させることによってｎ型ベース
層の一方面にｐ型ベース層を、他方面にｎ型バッファ層
を同時に形成する。ボロンと比較的低濃度のリンはＡｌ
やＧａに比べて拡散係数が小さく、通常、深い拡散には
使用されないが、この発明の場合にはそれが逆の効果を
生む。すなわち、ボロンやリンはＡｌやＧａに比べて、
同じ深さまで拡散するのにおよそ２倍の拡散時間もしく
はより高い拡散濃度が必要である。このことは、逆に、
いったんｐ型ベース層とｎ型バッファ層が形成されてし
まうと、その後の拡散でもほとんど不純物プロファイル
が動くことがない。すなわち、ｐ型ベース層とｎ型バッ
ファ層の再現性がよく、ｎエミッタ層、Ｐエミッタ層及
びアノードショートのスランプ条件を固定することがで
き、ｎエミッタ層、ｐエミッタ層及びアノードショート
の同時形成が可能となる。
また、ｐ型ベース層とｎ型バッファ層をボロンとリンの
拡散によって行なうため、全体を酸化膜でマスクするこ
とができ、追加拡散も容易であり、拡散時間が長いこと
と共に拡散の精度を高くすることができる。
拡散によって行なうため、全体を酸化膜でマスクするこ
とができ、追加拡散も容易であり、拡散時間が長いこと
と共に拡散の精度を高くすることができる。
さらに、高濃度の第４半導体層を設けることによってバ
ックパワー耐量等の素子の破壊耐量が向上し、特にアロ
イレス構造を有する高耐圧半導体装置においては効果的
である。
ックパワー耐量等の素子の破壊耐量が向上し、特にアロ
イレス構造を有する高耐圧半導体装置においては効果的
である。
（実施例） 以下図面を参照してこの発明を実施例により説明する。
第１図はこの発明をｎバッファ付アノードショート構造
のＧＴＯに実施した場合の製造工程を順次示す断面図で
ある。
のＧＴＯに実施した場合の製造工程を順次示す断面図で
ある。
まず第１図（ａ）に示すように、ｎ型のシリコン半導体
基板10の一方面にｎ型リン（Ｐ）を、他方面にｐ型のボ
ロン（Ｂ）をそれぞれイオン注入する。このとき、イオ
ン注入の順番はどちらが先になってもかまわない。
基板10の一方面にｎ型リン（Ｐ）を、他方面にｐ型のボ
ロン（Ｂ）をそれぞれイオン注入する。このとき、イオ
ン注入の順番はどちらが先になってもかまわない。
次に第１図（ｂ）に示すように、高温の長時間拡散を行
なって基板10の一方面にｐバッファ層11を、他方面にｐ
ベース層12をそれぞれ形成する。このような高温で長時
間の拡散はＳｉＣで構成された拡散チューブ等を使用す
ることで可能であり、基板の前処理や拡散中のバッファ
ガスを最適化することによって結晶欠陥の増加を防止す
ることができる。
なって基板10の一方面にｐバッファ層11を、他方面にｐ
ベース層12をそれぞれ形成する。このような高温で長時
間の拡散はＳｉＣで構成された拡散チューブ等を使用す
ることで可能であり、基板の前処理や拡散中のバッファ
ガスを最適化することによって結晶欠陥の増加を防止す
ることができる。
次に第１図（ｃ）に示すように、ｐベース層12にｎ型不
純物を拡散させてｎエミッタ層13を形成し、ｎバッファ
層11にはｐ型不純物を拡散させてｐエミッタ層14を、ｎ
型不純物を拡散させてｎ型のアノードショート層15を形
成することにより完成する。この拡散の際に、ｐベース
層12のボロン及びｎバッファ層11のリンはそのプロファ
イルがほとんど動かないかめ、ｐベース層12及びｎバッ
ファ層11の再現性が良くなる。この結果、ｎエミッタ層
13、ｐエミッタ層14及びアノードショート層15を拡散形
成する前に例えば不純物をイオン注入でスランプする際
の条件を固定することができ、またこれらの同時拡散が
能になる。
純物を拡散させてｎエミッタ層13を形成し、ｎバッファ
層11にはｐ型不純物を拡散させてｐエミッタ層14を、ｎ
型不純物を拡散させてｎ型のアノードショート層15を形
成することにより完成する。この拡散の際に、ｐベース
層12のボロン及びｎバッファ層11のリンはそのプロファ
イルがほとんど動かないかめ、ｐベース層12及びｎバッ
ファ層11の再現性が良くなる。この結果、ｎエミッタ層
13、ｐエミッタ層14及びアノードショート層15を拡散形
成する前に例えば不純物をイオン注入でスランプする際
の条件を固定することができ、またこれらの同時拡散が
能になる。
また、ｐベース層12とｎバッファ層11の同時拡散を行な
うときは、拡散時間が長いため高精度で両層の拡散深さ
を設定することができる。このため、製造される装置の
信頼性が大幅に増加し、かつ製造工程が増加することも
ない。また、選択拡散が酸化膜のマスクのみで行なうこ
とができるから、逆導通ＧＴＯのようにダイオード等が
接続される高耐圧半導体装置で、このダイオード等の素
子を同一チップ内に形成して１チップ化させることがで
きる。
うときは、拡散時間が長いため高精度で両層の拡散深さ
を設定することができる。このため、製造される装置の
信頼性が大幅に増加し、かつ製造工程が増加することも
ない。また、選択拡散が酸化膜のマスクのみで行なうこ
とができるから、逆導通ＧＴＯのようにダイオード等が
接続される高耐圧半導体装置で、このダイオード等の素
子を同一チップ内に形成して１チップ化させることがで
きる。
第２図はこの発明の他の実施例の方法によるＧＴＯの製
造工程を順次示す断面図である。この実施例の方法で
は、まず第２図（ａ）に示すように、ｎ型のシリコン半
導体基板10の一方面にｎ型のリン（Ｐ）を、他方面にｐ
型のボロン（Ｂ）をそれぞれイオン注入する。このとき
も、イオン注入の順番はどちらが先になってもかまわな
い。
造工程を順次示す断面図である。この実施例の方法で
は、まず第２図（ａ）に示すように、ｎ型のシリコン半
導体基板10の一方面にｎ型のリン（Ｐ）を、他方面にｐ
型のボロン（Ｂ）をそれぞれイオン注入する。このとき
も、イオン注入の順番はどちらが先になってもかまわな
い。
次に第２図（ｂ）に示すように、高温の長時間拡散を行
なって基板10の一方面にｎバッファ層11を、他方面にｐ
ベース層12をそれぞれ形成する。
なって基板10の一方面にｎバッファ層11を、他方面にｐ
ベース層12をそれぞれ形成する。
次に第２図（ｃ）に示すように、ｎバッファ層11にｐ型
不純物を拡散させてｐエミッタ層14を形成する。
不純物を拡散させてｐエミッタ層14を形成する。
次に第２図（ｄ）に示すように、ｐベース層12にｎ型不
純物を拡散させてｎエミッタ層13を形成し、同時にｎバ
ッファ層11にｎ型不純物を拡散させてｎ型のアノードシ
ョート層15を形成することにより完成する。
純物を拡散させてｎエミッタ層13を形成し、同時にｎバ
ッファ層11にｎ型不純物を拡散させてｎ型のアノードシ
ョート層15を形成することにより完成する。
この方法によれば、ｐベース層12の層抵抗ρspbとｎバ
ッファ層11の層抵抗ρsnとを独立に制御することがで
き、この結果、ベース拡散が行なわれた後の基板を全て
の品種で統一して用意し、その後の拡散条件を変えるこ
とによって異なる特性の多品種のＧＴＯを製造すること
が可能である。
ッファ層11の層抵抗ρsnとを独立に制御することがで
き、この結果、ベース拡散が行なわれた後の基板を全て
の品種で統一して用意し、その後の拡散条件を変えるこ
とによって異なる特性の多品種のＧＴＯを製造すること
が可能である。
第３図は上記第１図の方法による製造工程をさらに詳細
に示した断面図である。
に示した断面図である。
まず、比抵抗が６００〜８００（Ω・ｃｍ）のｎ型シリ
コン半導体基板10の一方面にｎ型のリン（Ｐ）をイオン
注入する（第３図（ａ））。
コン半導体基板10の一方面にｎ型のリン（Ｐ）をイオン
注入する（第３図（ａ））。
次に基板10の他方面にｐ型のボロン（Ｂ）をイオン注入
する（第３図（ｂ））。このとき、両イオンの加速電圧
は共に５０（ＫｅＶ）に設定した。
する（第３図（ｂ））。このとき、両イオンの加速電圧
は共に５０（ＫｅＶ）に設定した。
次に基板全体を１２００（℃）に加熱して前拡散(pre d
rive in)を行ない、基板10の一方面にｎ層21を、他方面
にｐ層22をそれぞれ形成する（第３図（ｃ））。この前
拡散はこの後に行われる主拡散(main drive in)に比べ
て十分に短い時間、又は低い温度で行われる。なお、ｎ
層21とｐ層22の前拡散は別々に行われることもある。
rive in)を行ない、基板10の一方面にｎ層21を、他方面
にｐ層22をそれぞれ形成する（第３図（ｃ））。この前
拡散はこの後に行われる主拡散(main drive in)に比べ
て十分に短い時間、又は低い温度で行われる。なお、ｎ
層21とｐ層22の前拡散は別々に行われることもある。
次に全体を酸化して例えば２．５（μｍ）の膜厚の酸化
膜23を形成する（第３図（ｄ））。
膜23を形成する（第３図（ｄ））。
続いてＳｉＣチューブ等を用いた主拡散(main drive i
n)を１２５０（℃）の温度で行ない、上記ｎ層21及びｐ
層22を拡散してｎバッファ層11とｐベース層12とを形成
する（第３図（ｅ））。
n)を１２５０（℃）の温度で行ない、上記ｎ層21及びｐ
層22を拡散してｎバッファ層11とｐベース層12とを形成
する（第３図（ｅ））。
次に上記酸化膜23を除去した後、新たに酸化を行なって
例えば２．５（μｍ）の膜厚の酸化膜24を形成し、アノ
ードショート層に対応した開孔部を形成する共にｐベー
ス側はこの酸化膜24を全て除去する。この後、上記酸化
膜24をマスクにｎ型不純物をｎバッファ層11及びｐベー
ス層12の表面に導入する（第３図（ｆ））。
例えば２．５（μｍ）の膜厚の酸化膜24を形成し、アノ
ードショート層に対応した開孔部を形成する共にｐベー
ス側はこの酸化膜24を全て除去する。この後、上記酸化
膜24をマスクにｎ型不純物をｎバッファ層11及びｐベー
ス層12の表面に導入する（第３図（ｆ））。
続いて上記酸化膜24を全面除去した後、ｐ型不純物をｎ
バッファ層11の表面に導入する。この場合、先に選択的
に導入したｎ型不純物層の濃度が十分に高ければ、ｐ型
不純物導入用のマスクは特に必要としない（第３図
（ｇ））。
バッファ層11の表面に導入する。この場合、先に選択的
に導入したｎ型不純物層の濃度が十分に高ければ、ｐ型
不純物導入用のマスクは特に必要としない（第３図
（ｇ））。
この後、例えば１２００（℃）の温度で拡散を行なうこ
とにより、ｎエミッタ層13、ｐエミッタ層14及びアノー
ドショート層15を形成する（第３図（ｈ））。
とにより、ｎエミッタ層13、ｐエミッタ層14及びアノー
ドショート層15を形成する（第３図（ｈ））。
第４図は上記第２図の方法による製造工程をさらに詳細
に示した断面図である。
に示した断面図である。
この方法では、第３図（ｅ）までの工程は同じであり、
その後、新たに酸化して例えば２．５（μｍ）の膜厚の
酸化膜26を形成し、アノードショート層に対応した開孔
部をこの酸化膜26に形成した後、この開孔部からＢを加
速エネルギーEavが５０（ＫｅＶ）、ドーズ量Qdpが１×
１０１６（個／cm2）でイオン注入する（第４図
（ａ））。
その後、新たに酸化して例えば２．５（μｍ）の膜厚の
酸化膜26を形成し、アノードショート層に対応した開孔
部をこの酸化膜26に形成した後、この開孔部からＢを加
速エネルギーEavが５０（ＫｅＶ）、ドーズ量Qdpが１×
１０１６（個／cm2）でイオン注入する（第４図
（ａ））。
続いて拡散を行なってｐエミッタ層14を形成する（第４
図（ｂ））。
図（ｂ））。
次に上記酸化膜26を除去して新たな酸化膜27を形成する
（第４図（ｃ））。
（第４図（ｃ））。
次に、上記酸化膜27に介してアノードショート層に対応
した部分に開孔部を形成する共にｐベース層側ではこの
酸化膜27を除去してｐベース層12を露出させ、この後、
例えば気相によりｎ型不純物をｎバッファ層11及びｐベ
ース層12の表面に導入する（第４図（ｄ））。
した部分に開孔部を形成する共にｐベース層側ではこの
酸化膜27を除去してｐベース層12を露出させ、この後、
例えば気相によりｎ型不純物をｎバッファ層11及びｐベ
ース層12の表面に導入する（第４図（ｄ））。
この後、例えば１２００（℃）の温度で拡散を行なうこ
とにより、ｎエミッタ層13及びアノードショート層15を
形成する（第４図（ｅ））。
とにより、ｎエミッタ層13及びアノードショート層15を
形成する（第４図（ｅ））。
このようにして製造されたＧＴＯでは、ｐベース層12の
拡散後の層抵抗ρspのバチツキが±0.8（Ω／□）、ｐ
ベース層12の拡散深さxjpのバラツキが±１（μｍ）、
ｎベース層10のライフタイムτが１００（μＳ）以上に
なった。これはそれぞれ従来の±４（Ω／□）、±３
（μｍ）、７０（μＳ）と比べて大きく改善されている
ことがわかる。同様にｎバッファ層11の層抵抗と拡散深
さのバラツキも小さくなった。
拡散後の層抵抗ρspのバチツキが±0.8（Ω／□）、ｐ
ベース層12の拡散深さxjpのバラツキが±１（μｍ）、
ｎベース層10のライフタイムτが１００（μＳ）以上に
なった。これはそれぞれ従来の±４（Ω／□）、±３
（μｍ）、７０（μＳ）と比べて大きく改善されている
ことがわかる。同様にｎバッファ層11の層抵抗と拡散深
さのバラツキも小さくなった。
また、ｎバッファ層をＰの拡散で形成し、ｐベース層を
ＡｌもしくはＧａの拡散で別々に形成する従来方法で
は、Ｐの最初の拡散が１２５０（℃）で８０時間、Ａｌ
もしくはＧａの拡散とＰの拡散が１２００℃で８０時間
必要となり、合計で１６０時間の拡散時間が必要にな
る。これに対し、上記実施例の方法では１２５０℃で８
０時間の拡散を行なえばよく、拡散時間が約半分に短縮
された。
ＡｌもしくはＧａの拡散で別々に形成する従来方法で
は、Ｐの最初の拡散が１２５０（℃）で８０時間、Ａｌ
もしくはＧａの拡散とＰの拡散が１２００℃で８０時間
必要となり、合計で１６０時間の拡散時間が必要にな
る。これに対し、上記実施例の方法では１２５０℃で８
０時間の拡散を行なえばよく、拡散時間が約半分に短縮
された。
第５図は、高耐圧半導体装置で必要される濃度、例えば
ドーズ量が１×１０１４（個／cm2）程度におけるＡ
ｌ，Ｇａ，Ｂ及びＰそれぞれの温度１２５０（℃）にお
ける拡散時間と拡散深さ（μｍ）との関係を示す特性図
である。この図からわかるように、Ｐと同時に拡散を行
なって同じ程度の拡散深さを得ることができるのはＢし
かない。また、ＡｌとＧａは、Ｐと別々に拡散しないと
目的の拡散深さは得られない。
ドーズ量が１×１０１４（個／cm2）程度におけるＡ
ｌ，Ｇａ，Ｂ及びＰそれぞれの温度１２５０（℃）にお
ける拡散時間と拡散深さ（μｍ）との関係を示す特性図
である。この図からわかるように、Ｐと同時に拡散を行
なって同じ程度の拡散深さを得ることができるのはＢし
かない。また、ＡｌとＧａは、Ｐと別々に拡散しないと
目的の拡散深さは得られない。
第６図はこの発明の方法を適用して製造されたｎバッフ
ァ付アノードショート構造のＧＴＯの構成を示すもので
あり、第６図（ａ）はカソード側から見た平面図、第６
図（ｂ），（ｃ）とそれぞれＡ−Ａ′、Ｂ−Ｂ′断面図
である。図において、31はｎベース層、32はｐベース
層、33は複数に分割された細長いｎエミッタ層、34はｎ
バッファ層、35は濃度の高いｐエミッタ層、36は濃度が
低く上記高濃度のｐエミッタ層35を囲むｐエミッタ層、
37はアノードショート層、38はカソード電極、39はゲー
ト電極、40はアノード電極である。
ァ付アノードショート構造のＧＴＯの構成を示すもので
あり、第６図（ａ）はカソード側から見た平面図、第６
図（ｂ），（ｃ）とそれぞれＡ−Ａ′、Ｂ−Ｂ′断面図
である。図において、31はｎベース層、32はｐベース
層、33は複数に分割された細長いｎエミッタ層、34はｎ
バッファ層、35は濃度の高いｐエミッタ層、36は濃度が
低く上記高濃度のｐエミッタ層35を囲むｐエミッタ層、
37はアノードショート層、38はカソード電極、39はゲー
ト電極、40はアノード電極である。
第７図は上記第６図のＧＴＯをアセンブリした状態を示
す断面図である。図において、50はＧＴＯペレットであ
り、このＧＴＯペレット50のカソード電極は、Ａｇホイ
ル51及びＭｏからなる熱緩衝板52を介してＣｕからなる
ポスト53と接続されている。また、ＧＴＯペレット50の
ゲート電極も、Ａｇホイル54及びＭｏからなる熱緩衝板
55を介してＣｕからなるポスト56と接続されている。他
方、ＧＴＯペレット50のアノード電極は、Ａｇホイル57
及びＭｏからなる熱緩衝板58を介してＣｕからなるポス
ト59と接続されている。
す断面図である。図において、50はＧＴＯペレットであ
り、このＧＴＯペレット50のカソード電極は、Ａｇホイ
ル51及びＭｏからなる熱緩衝板52を介してＣｕからなる
ポスト53と接続されている。また、ＧＴＯペレット50の
ゲート電極も、Ａｇホイル54及びＭｏからなる熱緩衝板
55を介してＣｕからなるポスト56と接続されている。他
方、ＧＴＯペレット50のアノード電極は、Ａｇホイル57
及びＭｏからなる熱緩衝板58を介してＣｕからなるポス
ト59と接続されている。
このような構造はいわゆるアロイレス構造と呼ばれ、ペ
レットとの間で合金化されるＷやＭｏ等からなる熱緩衝
板は設けられていない。このアロイレス構造を採用する
ことにより、他の半導体装置、例えばＩＣ等のペレット
工程と共通の製造ラインを用いてＧＴＯペレットを製造
することができるようになる。この結果、生産性と半導
体装置の信頼性の大幅な向上を図ることが可能である。
レットとの間で合金化されるＷやＭｏ等からなる熱緩衝
板は設けられていない。このアロイレス構造を採用する
ことにより、他の半導体装置、例えばＩＣ等のペレット
工程と共通の製造ラインを用いてＧＴＯペレットを製造
することができるようになる。この結果、生産性と半導
体装置の信頼性の大幅な向上を図ることが可能である。
第８図はこの発明の方法を適用して製造されたダブルゲ
ート型ｎバッファ付アノードショート構造のＧＴＯの断
面図である。図において、61はｎベース層、62はｐベー
ス層、63は複数に分割されたｎエミッタ層、64はｎバッ
ファ層、65は複数に分割されたｐエミッタ層、66はカソ
ード電極、67は第１ゲート電極、68はアノード電極、69
は第２ゲート電極、70及び71はそれぞれＣｕからなるポ
ストである。
ート型ｎバッファ付アノードショート構造のＧＴＯの断
面図である。図において、61はｎベース層、62はｐベー
ス層、63は複数に分割されたｎエミッタ層、64はｎバッ
ファ層、65は複数に分割されたｐエミッタ層、66はカソ
ード電極、67は第１ゲート電極、68はアノード電極、69
は第２ゲート電極、70及び71はそれぞれＣｕからなるポ
ストである。
この発明の方法はダイオードの製造にも実施することが
できる。
できる。
第９図はこの発明の方法により製造されたＰＩＮダイオ
ードの不純物プロファイルを示す図である。このダイオ
ードはｎベース層81の一方面にはＰを、他方面にはＢを
イオン注入法等により予め導入しておき、この後、１２
２５０（℃）の高温で拡散を行なうことによってｎベー
ス層81の両側にｎバッファ層82とｐベース層83とを同時
に形成する。このとき、ｎバッファ層82の表面不純物濃
度が１×１０１８（個／cm3）以下となるように、Ｐの
イオン注入の際のドーズ量が決定される。この後、ｎバ
ッファ層82の表面にｎ型の不純物を導入した後に拡散を
行なうことによってｎバッファ層82の表面に電界のスト
ッパとして作用する高濃度の低抵抗ｎ型層84を形成す
る。この、低抵抗ｎ型層84は表面不純物濃度が１×１０
２１（個／cm3）以上となるようにイオン注入の際のド
ーズ量が決定される。そして、上記ｎバッファ層82の拡
散深さＡはｐベース層83の拡散深さＢとほぼ同じ７０
（μｍ）程度にされ、低抵抗ｎ型層84の拡散深さＣは例
えば５〜３０（μｍ）の範囲で設定される。
ードの不純物プロファイルを示す図である。このダイオ
ードはｎベース層81の一方面にはＰを、他方面にはＢを
イオン注入法等により予め導入しておき、この後、１２
２５０（℃）の高温で拡散を行なうことによってｎベー
ス層81の両側にｎバッファ層82とｐベース層83とを同時
に形成する。このとき、ｎバッファ層82の表面不純物濃
度が１×１０１８（個／cm3）以下となるように、Ｐの
イオン注入の際のドーズ量が決定される。この後、ｎバ
ッファ層82の表面にｎ型の不純物を導入した後に拡散を
行なうことによってｎバッファ層82の表面に電界のスト
ッパとして作用する高濃度の低抵抗ｎ型層84を形成す
る。この、低抵抗ｎ型層84は表面不純物濃度が１×１０
２１（個／cm3）以上となるようにイオン注入の際のド
ーズ量が決定される。そして、上記ｎバッファ層82の拡
散深さＡはｐベース層83の拡散深さＢとほぼ同じ７０
（μｍ）程度にされ、低抵抗ｎ型層84の拡散深さＣは例
えば５〜３０（μｍ）の範囲で設定される。
上記のような不純物プロファイルを持つＰＩＮダイオー
ドでは、ｎバッファ層82の濃度が低く、この層の抵抗が
比較的高くされている。このようにｎバッファ層82の抵
抗が高くされているダイオードは、バックパワー耐量を
十分に大きくできることが実験的に確認されている。
ドでは、ｎバッファ層82の濃度が低く、この層の抵抗が
比較的高くされている。このようにｎバッファ層82の抵
抗が高くされているダイオードは、バックパワー耐量を
十分に大きくできることが実験的に確認されている。
また、ｎベース層81はその比抵抗を高くする程、その厚
さを薄くすることができ、薄くなることにより逆回復時
間や順方向のオン電圧のトレードオフは良くなる。しか
し、その改善の割合いは一定ではなく、ある値で飽和す
る。実験によれば、ｎベース層81の比抵抗ρｎとｎベー
ス層81の幅Ｗｎとの比ρｎ／Ｗｎを、ρｎ／Ｗｎ≧１×
１０４が満足するような値に設定することによって上記
両特性のトレードオフの十分な改善が可能であることが
確認された。
さを薄くすることができ、薄くなることにより逆回復時
間や順方向のオン電圧のトレードオフは良くなる。しか
し、その改善の割合いは一定ではなく、ある値で飽和す
る。実験によれば、ｎベース層81の比抵抗ρｎとｎベー
ス層81の幅Ｗｎとの比ρｎ／Ｗｎを、ρｎ／Ｗｎ≧１×
１０４が満足するような値に設定することによって上記
両特性のトレードオフの十分な改善が可能であることが
確認された。
しかもその際に、ｎベース層81のライフタイムτの値を
１〜１００（μＳ）の範囲内で設計することにより、上
記のトレードオフの改善が容易になることが確認され
た。
１〜１００（μＳ）の範囲内で設計することにより、上
記のトレードオフの改善が容易になることが確認され
た。
第１０図は上記第９図のような不純物プロファイルを持
つＰＩＮダイオードにおける、ｎベース層81の比抵抗ρ
ｎと幅Ｗｎとの関係を示す特性図である。ここでは、滝
圧が６（ＫＶ）及び４．５（ＫＶ）で設計されたダイオ
ードの例を示しており、図中、斜線を施した領域が上記
の関係式を満足する領域であり、この範囲でρｎとＷｎ
の値を設計すれば逆回復時間と順方向電圧のトレードオ
フの改善を図ることができる。
つＰＩＮダイオードにおける、ｎベース層81の比抵抗ρ
ｎと幅Ｗｎとの関係を示す特性図である。ここでは、滝
圧が６（ＫＶ）及び４．５（ＫＶ）で設計されたダイオ
ードの例を示しており、図中、斜線を施した領域が上記
の関係式を満足する領域であり、この範囲でρｎとＷｎ
の値を設計すれば逆回復時間と順方向電圧のトレードオ
フの改善を図ることができる。
ところで、上記のようなＰＩＮダイオードにおいて、バ
ックパワー耐量を減少させる要因の１つとしてペレット
からＣｕポストへの放熱が効果的に行われないことがあ
る。すなわち、前記第１９図のようにアセンブリされた
ものでは、ペレットにおいてポストに接触していない箇
所で熱が蓄積され、放出されない可能性がある。
ックパワー耐量を減少させる要因の１つとしてペレット
からＣｕポストへの放熱が効果的に行われないことがあ
る。すなわち、前記第１９図のようにアセンブリされた
ものでは、ペレットにおいてポストに接触していない箇
所で熱が蓄積され、放出されない可能性がある。
第１１図ないし第１３図の実施例によるＰＩＮダイオー
ドは、上記第９図に示すような不純物プロファイルを採
用することによってペレット自体の逆回復時間と順方向
電圧のトレードオフの改善を図ると共に、アセンブリ構
造を放熱が効果的に行われるような構成にすることによ
って、バックパワー耐量等の特性を改善したものであ
る。
ドは、上記第９図に示すような不純物プロファイルを採
用することによってペレット自体の逆回復時間と順方向
電圧のトレードオフの改善を図ると共に、アセンブリ構
造を放熱が効果的に行われるような構成にすることによ
って、バックパワー耐量等の特性を改善したものであ
る。
すなわち、第１１図の実施例のダイオードは、ペレット
91の表面における熱分布及び電流密度分布が不均一とな
らないように、ペレット91と直接接触するＡｌからなる
金属膜92,93及びこれらと接触するＣｕからなるポスト9
4,95の形状を上下で対称となるように構成したものであ
る。
91の表面における熱分布及び電流密度分布が不均一とな
らないように、ペレット91と直接接触するＡｌからなる
金属膜92,93及びこれらと接触するＣｕからなるポスト9
4,95の形状を上下で対称となるように構成したものであ
る。
第１２図の実施例のダイオードは、ペレット91の両表面
の周囲に酸化膜96をそれぞれ設け、上下の酸化膜相互間
に電流が流れないようにしたものである。
の周囲に酸化膜96をそれぞれ設け、上下の酸化膜相互間
に電流が流れないようにしたものである。
第１３図の実施例のダイオードは、Ｃｕからなるポスト
94,95の形状を大型化して充分な放熱が行われるように
したものである。
94,95の形状を大型化して充分な放熱が行われるように
したものである。
第１４図は上記第９図のような不純物プロファイルを持
つＰＩＮダイオードと従来のダイオードにおけるｎベー
ス層の厚さを耐圧グレード毎に比較して示す図である。
図示するように上記実施例のダイオードの方がｎベース
層の厚さを薄くすることができる。
つＰＩＮダイオードと従来のダイオードにおけるｎベー
ス層の厚さを耐圧グレード毎に比較して示す図である。
図示するように上記実施例のダイオードの方がｎベース
層の厚さを薄くすることができる。
第１５図は上記第９図のような不純物プロファイルを持
つこの発明の各実施例のＰＩＮダイオードと従来のダイ
オードにおけるバックパワー耐圧ＶＲＭ（ＫＶ）の特性
を比較して示す図である。図中ａは従来のものであり、
ｂ〜ｄはこの発明の各実施例のものである。図から明ら
かなようにこの発明のものでは従来に比べてバックパワ
ー耐圧が大幅に改善されている。
つこの発明の各実施例のＰＩＮダイオードと従来のダイ
オードにおけるバックパワー耐圧ＶＲＭ（ＫＶ）の特性
を比較して示す図である。図中ａは従来のものであり、
ｂ〜ｄはこの発明の各実施例のものである。図から明ら
かなようにこの発明のものでは従来に比べてバックパワ
ー耐圧が大幅に改善されている。
第１６図は上記ｎバッファ層の不純物のピーク濃度とバ
ックパワー耐圧ＶＲＭ（ＫＶ）との関係を示す図であ
る。図示のようにこの不純物ピーク濃度が１×１０１８
（個／cm2）以上になるとバックパワー耐圧は急激に低
下する。従って、充分なバックパワー耐量を得るために
はｎバッファ層の不純物ピーク濃度を１×１０１８（個
／cm2）以下にすることが必要である。
ックパワー耐圧ＶＲＭ（ＫＶ）との関係を示す図であ
る。図示のようにこの不純物ピーク濃度が１×１０１８
（個／cm2）以上になるとバックパワー耐圧は急激に低
下する。従って、充分なバックパワー耐量を得るために
はｎバッファ層の不純物ピーク濃度を１×１０１８（個
／cm2）以下にすることが必要である。
第１７図は上記第９図のような不純物プロファイルを持
つこの発明の各実施例のＰＩＮダイオードと従来のダイ
オードにおける高温逆回復時間２ｔｒｒ（μＳ）と順方
向電圧ＶＦ（Ｖ）との関係を示す図である。図中ａは従
来のものであり、ｂはこの発明のものである。図から明
らかなようにこの発明のものでは従来に比べて高温逆回
復時間２ｔｒｒ及び順方向電圧ＶＦ共に改善されてい
る。
つこの発明の各実施例のＰＩＮダイオードと従来のダイ
オードにおける高温逆回復時間２ｔｒｒ（μＳ）と順方
向電圧ＶＦ（Ｖ）との関係を示す図である。図中ａは従
来のものであり、ｂはこの発明のものである。図から明
らかなようにこの発明のものでは従来に比べて高温逆回
復時間２ｔｒｒ及び順方向電圧ＶＦ共に改善されてい
る。
また、第１８図はこの発明のさらに他の実施例によるＰ
ＩＮダイオードの構成を示す断面図である。この実施例
のダイオードは、上記第９図に示すような不純物プロフ
ァイルを採用すると共に、ペレット91と直接接触するＡ
ｌからなる金属膜92,93及びこれらと接触するＣｕから
なるポスト94,95の形状を上下で対称となるように構成
し、かつペレット91の両表面の周囲に酸化膜96をそれぞ
れ設け、上下の酸化膜相互間に電流が流れないようにし
たものである。
ＩＮダイオードの構成を示す断面図である。この実施例
のダイオードは、上記第９図に示すような不純物プロフ
ァイルを採用すると共に、ペレット91と直接接触するＡ
ｌからなる金属膜92,93及びこれらと接触するＣｕから
なるポスト94,95の形状を上下で対称となるように構成
し、かつペレット91の両表面の周囲に酸化膜96をそれぞ
れ設け、上下の酸化膜相互間に電流が流れないようにし
たものである。
［発明の効果］ 以上説明したようにこの発明によれば、信頼性が高い高
耐圧半導体装置を製造工程の増加を伴わずに製造するこ
とができる高耐圧半導体装置の製造方法を提供すること
ができる。
耐圧半導体装置を製造工程の増加を伴わずに製造するこ
とができる高耐圧半導体装置の製造方法を提供すること
ができる。
第１図はこの発明の一実施例の製造方法を工程順に示す
断面図、第２図はこの発明の他の実施例の製造方法を工
程順に示す断面図、第３図は第１図の実施例方法を詳細
に説明するための断面図、第４図は第２図の実施例方法
を詳細に説明するための断面図、第５図は上記各実施例
の方法を説明するための特性図、第６図、第７図及び第
８図は上記実施例の方法で製造されたＧＴＯの構成を示
すものであり、第６図は平面図及び断面図、第７図は断
面図、第８図は断面図、第９図は上記実施例の方法によ
り製造されたＰＩＮダイオードの不純物プロファイルを
示す図、第１０図は上記第９図の不純物プロファイルを
持つＰＩＮダイオードの特性図、第１１図ないし第１３
図はそれぞれ第９図の不純物プロファイルを持つＰＩＮ
ダイオードの断面図、第１４図は第９図の不純物プロフ
ァイルを持つＰＩＮダイオードと従来のダイオードにお
ける特性を比較して示す図、第１５図は第９図の不純物
プロファイルを持つこの発明のＰＩＮダイオードと従来
のダイオードのバックパワー耐圧特性を比較して示す
図、第１６図は第９図の不純物プロファイルを持つＰＩ
Ｎダイオードにおけるｎバッファ層の不純物のピーク濃
度とバックパワー耐圧との関係を示す図、第１７図は第
９図の不純物プロファイルを持つＰＩＮダイオードと従
来のダイオードにおける高温逆回復時間と順方向電圧と
の関係を示す図、第１８図は第９図の不純物プロファイ
ルを持つＰＩＮダイオードの他の構成を示す断面図、第
１９図は従来のＰＩＮ構造のダイオードの断面図、第２
０図はその不純物プロファイルを示す図、第２１図は従
来のアノードショート構造のＧＴＯの断面図、第２２図
はその不純物プロファイルを示す図である。 10……ｎ型シリコン半導体基板、11……ｎバッファ層、
12……ｐベース層、13……ｎエミッタ層、14……ｐエミ
ッタ層、15……ｎ型のアノードショート層。
断面図、第２図はこの発明の他の実施例の製造方法を工
程順に示す断面図、第３図は第１図の実施例方法を詳細
に説明するための断面図、第４図は第２図の実施例方法
を詳細に説明するための断面図、第５図は上記各実施例
の方法を説明するための特性図、第６図、第７図及び第
８図は上記実施例の方法で製造されたＧＴＯの構成を示
すものであり、第６図は平面図及び断面図、第７図は断
面図、第８図は断面図、第９図は上記実施例の方法によ
り製造されたＰＩＮダイオードの不純物プロファイルを
示す図、第１０図は上記第９図の不純物プロファイルを
持つＰＩＮダイオードの特性図、第１１図ないし第１３
図はそれぞれ第９図の不純物プロファイルを持つＰＩＮ
ダイオードの断面図、第１４図は第９図の不純物プロフ
ァイルを持つＰＩＮダイオードと従来のダイオードにお
ける特性を比較して示す図、第１５図は第９図の不純物
プロファイルを持つこの発明のＰＩＮダイオードと従来
のダイオードのバックパワー耐圧特性を比較して示す
図、第１６図は第９図の不純物プロファイルを持つＰＩ
Ｎダイオードにおけるｎバッファ層の不純物のピーク濃
度とバックパワー耐圧との関係を示す図、第１７図は第
９図の不純物プロファイルを持つＰＩＮダイオードと従
来のダイオードにおける高温逆回復時間と順方向電圧と
の関係を示す図、第１８図は第９図の不純物プロファイ
ルを持つＰＩＮダイオードの他の構成を示す断面図、第
１９図は従来のＰＩＮ構造のダイオードの断面図、第２
０図はその不純物プロファイルを示す図、第２１図は従
来のアノードショート構造のＧＴＯの断面図、第２２図
はその不純物プロファイルを示す図である。 10……ｎ型シリコン半導体基板、11……ｎバッファ層、
12……ｐベース層、13……ｎエミッタ層、14……ｐエミ
ッタ層、15……ｎ型のアノードショート層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 綿貫 一雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 西谷 和展 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 植竹 義成 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭59−189679（ＪＰ，Ａ) 特開 昭57−28367（ＪＰ，Ａ) 特開 昭57−37885（ＪＰ，Ａ) 特開 昭56−55068（ＪＰ，Ａ) 特開 昭57−188875（ＪＰ，Ａ) 特開 昭59−225566（ＪＰ，Ａ) 特開 昭56−67970（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ｎ型ベース層の一方面にｐ型の不純物とし
てボロンを、他方面にｎ型の不純物としてリンを等価な
ドーズ量でそれぞれ導入する第１工程と、 上記第１工程で導入された両不純物を同時に前拡散させ
る第２工程と、 上記前拡散の場合よりも長時間及び高温の条件で主拡散
を行うことにより、上記ｎ型ベース層の一方面にはｐ型
ベース層を、他方面にはｎ型バッファ層をそれぞれ形成
する第３工程と、 上記ｎ型バッファ層の表面にのみマスクを形成し、この
マスクを用いて上記ｎ型バッファ層に対しては選択的
に、上記ｐ型ベース層に対しては全面にそれぞれｎ型の
不純物を同時に導入する第４工程と、 上記マスクを除去した後、上記ｎ型バッファ層の全面に
ｐ型の不純物を導入する第５工程と、 上記第４、第５工程で導入されたｎ型及びｐ型の不純物
を同時に拡散させて、上記ｐ型ベース層にはｎ型エミッ
タ層を、上記ｎ型バッファ層にはｐ型エミッタ層とｎ型
のアノードショート層をそれぞれ形成する第６工程 とを具備したことを特徴とする高耐圧半導体装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8660788A JPH0642542B2 (ja) | 1988-04-08 | 1988-04-08 | 高耐圧半導体装置の製造方法 |
| US07/334,257 US5156981A (en) | 1988-04-08 | 1989-04-06 | Method of making a semiconductor device of a high withstand voltage |
| EP19890106216 EP0345435B2 (en) | 1988-04-08 | 1989-04-07 | Semiconductor device with a high breakdown voltage and method for its manufacture |
| DE89106216T DE68908281T2 (de) | 1988-04-08 | 1989-04-07 | Halbleiteranordnung mit hoher Durchbruchspannung und Verfahren für ihre Herstellung. |
| US07/911,293 US5223442A (en) | 1988-04-08 | 1992-07-09 | Method of making a semiconductor device of a high withstand voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8660788A JPH0642542B2 (ja) | 1988-04-08 | 1988-04-08 | 高耐圧半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01258476A JPH01258476A (ja) | 1989-10-16 |
| JPH0642542B2 true JPH0642542B2 (ja) | 1994-06-01 |
Family
ID=13891700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8660788A Expired - Fee Related JPH0642542B2 (ja) | 1988-04-08 | 1988-04-08 | 高耐圧半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5156981A (ja) |
| EP (1) | EP0345435B2 (ja) |
| JP (1) | JPH0642542B2 (ja) |
| DE (1) | DE68908281T2 (ja) |
Cited By (1)
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