JPH063815B2 - 光半導体素子用サブマウント - Google Patents
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- H01L2224/48491—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
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- Power Engineering (AREA)
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- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、光半導体素子のチップの実装に使用するサブ
マウントの構造に関するものである。
マウントの構造に関するものである。
〔発明の背景〕 従来、光半導体素子、特にレーザダイオードなどにおい
ては、金属やSiあるいは高熱伝導性絶縁材料から成る
サブマウントと称する小片に半導体チップをボンディン
グしたのち、ステムに実装するという手法が一般に用い
られている。このうち、高熱伝導性絶縁基板を用いたサ
ブマウントでは、ダイボンドされたチップの下面の電極
を、サブマウントの表面メタライズ層を介して外部に接
続する必要があるので、通常、第1図(断面図)に示す
構造が採用されていた(特願昭58−40681)。す
なわち、高熱伝導性絶縁基板(II−A型ダイヤモン
ド、酸化ベリリウム〔ベリリア〕、高熱伝導性SiCセ
ラミックなど)1上に、蒸着、スパッタなどの方法によ
ってメタライズした多層膜配線層(通常、最上層はA
u)2が形成されている。配線層2は、必要ならばパタ
ーンニングを施す。また、ソルダ層4と配線層2との反
応を防止するためのバリヤ層3が配線層2上に部分的に
設けられている。
ては、金属やSiあるいは高熱伝導性絶縁材料から成る
サブマウントと称する小片に半導体チップをボンディン
グしたのち、ステムに実装するという手法が一般に用い
られている。このうち、高熱伝導性絶縁基板を用いたサ
ブマウントでは、ダイボンドされたチップの下面の電極
を、サブマウントの表面メタライズ層を介して外部に接
続する必要があるので、通常、第1図(断面図)に示す
構造が採用されていた(特願昭58−40681)。す
なわち、高熱伝導性絶縁基板(II−A型ダイヤモン
ド、酸化ベリリウム〔ベリリア〕、高熱伝導性SiCセ
ラミックなど)1上に、蒸着、スパッタなどの方法によ
ってメタライズした多層膜配線層(通常、最上層はA
u)2が形成されている。配線層2は、必要ならばパタ
ーンニングを施す。また、ソルダ層4と配線層2との反
応を防止するためのバリヤ層3が配線層2上に部分的に
設けられている。
光半導体チップ(例えばレーザダイオードチップ)5を
実装するには、まず、ソルダ層4を溶融させてチップ5
をサブマウントにダイボンドしたのち、サブマウントを
金属製の放熱体7にソルダ8によりハンダ付けする(サ
ブマウントの裏面には、予めメタライズ層6が設けられ
ている。)。次に、チップ5の上面電極9とサブマウン
ト上の配線層2に、Au線10,11をワイヤボンディ
ングして組立てを完了するものである。
実装するには、まず、ソルダ層4を溶融させてチップ5
をサブマウントにダイボンドしたのち、サブマウントを
金属製の放熱体7にソルダ8によりハンダ付けする(サ
ブマウントの裏面には、予めメタライズ層6が設けられ
ている。)。次に、チップ5の上面電極9とサブマウン
ト上の配線層2に、Au線10,11をワイヤボンディ
ングして組立てを完了するものである。
ここで、バリヤの材料には、MoやWなど、ソルダとの
濡れ性の悪い材料が用いられていた。このため、ソルダ
24と接するバリヤ最上層には、第2図に示すようにソ
ルダとの濡れ性に優れるAuやAgなどからなるソルダ
下地層25を設け、かつ、バリヤ本体層(Mo,Wな
ど)23とソルダ下地層25との間に、両者の混合層2
6を設けることにより密着性を高めていた。
濡れ性の悪い材料が用いられていた。このため、ソルダ
24と接するバリヤ最上層には、第2図に示すようにソ
ルダとの濡れ性に優れるAuやAgなどからなるソルダ
下地層25を設け、かつ、バリヤ本体層(Mo,Wな
ど)23とソルダ下地層25との間に、両者の混合層2
6を設けることにより密着性を高めていた。
このサブマウントにおいては、バリヤ層に対するソルダ
の濡れ性やバリヤ層のバリヤ性が優れているが、高温高
湿下でバリヤ層(MoやW)の露出面が酸化するので、
長期的な信頼性に乏しく、また製造工程が複雑になるな
どの欠点をもっていた。
の濡れ性やバリヤ層のバリヤ性が優れているが、高温高
湿下でバリヤ層(MoやW)の露出面が酸化するので、
長期的な信頼性に乏しく、また製造工程が複雑になるな
どの欠点をもっていた。
本発明の目的は、上記の欠点を排除し、高温高湿にも耐
え得る。光半導体素子用サブマウントを提供することに
ある。
え得る。光半導体素子用サブマウントを提供することに
ある。
上記目的を達成するために、本発明では、配線層上に設
けるバリヤ層をPtで構成したことを特徴としている。
これにより、バリヤ層の耐湿性は大幅に改善される。ま
た、Ptはソルダに対して適度の濡れ性をもつので、ソ
ルダ層の下地として必ずしもAu層を設ける必要がな
い。また、パタンニングされたソルダ層が溶融した時の
横方向のソルダのしみ出しも僅かであるので、バリヤ層
を部分的に限定して設ける必要もない。
けるバリヤ層をPtで構成したことを特徴としている。
これにより、バリヤ層の耐湿性は大幅に改善される。ま
た、Ptはソルダに対して適度の濡れ性をもつので、ソ
ルダ層の下地として必ずしもAu層を設ける必要がな
い。また、パタンニングされたソルダ層が溶融した時の
横方向のソルダのしみ出しも僅かであるので、バリヤ層
を部分的に限定して設ける必要もない。
以下、本発明を実施例を用いて詳細に説明する。第3
図,第4図は、本発明の一実施例を説明するための断面
図である(実施例1)。
図,第4図は、本発明の一実施例を説明するための断面
図である(実施例1)。
まず、高熱伝導性SiCセラミック基板31の裏面に、
基板を400〜500℃に加熱しながらTi層32を膜
厚約1000Å、Ni層33を膜厚約4000Å真空蒸
着し、次いで、基板温度約200℃においてAu層34
を約2000Å真空蒸着して裏面メタライズ層40を形
成した。
基板を400〜500℃に加熱しながらTi層32を膜
厚約1000Å、Ni層33を膜厚約4000Å真空蒸
着し、次いで、基板温度約200℃においてAu層34
を約2000Å真空蒸着して裏面メタライズ層40を形
成した。
次に、基板を300℃に加熱しながら基板表面にTi層
35(膜厚約1000Å)、Pt層36(膜厚約300
0Å)、次いで基板温度約200℃でAu層37(約1
μm)を真空蒸着して配線層41を形成し、さらに続け
てTi層38(膜厚約1000Å)、Ptバリヤ本体層
39(膜厚約4000Å)を順次蒸着してバリヤ層42
を形成した。
35(膜厚約1000Å)、Pt層36(膜厚約300
0Å)、次いで基板温度約200℃でAu層37(約1
μm)を真空蒸着して配線層41を形成し、さらに続け
てTi層38(膜厚約1000Å)、Ptバリヤ本体層
39(膜厚約4000Å)を順次蒸着してバリヤ層42
を形成した。
ここで配線層41にTi層35とPt層36を設けてい
るのは、Au層37の基板31への悪影響を防ぐためで
ある。また、バリヤ層42のPt層39はソルダの配線
層への侵入を防ぐためのものであるが、さらにTi層3
8を設けることによってソルダの配線層への侵入阻止を
一層確実なものとすることができる。
るのは、Au層37の基板31への悪影響を防ぐためで
ある。また、バリヤ層42のPt層39はソルダの配線
層への侵入を防ぐためのものであるが、さらにTi層3
8を設けることによってソルダの配線層への侵入阻止を
一層確実なものとすることができる。
次に、蒸着層全面に厚さ3〜5μmのポジ型ホトレジス
ト膜を塗布し、ホトレジスト技術によりソルダ層の形状
(例えば400μm×500μm)の窓をレジスト層4
3に設けた。次いで、レジスト膜が被着した状態でこの
面にPb−Snソルダ44を厚さ2〜4μm真空蒸着し
た。次いで、ポジレジスト膜を溶解しうる有機溶剤(例
えばアセトン)中に試料を浸漬し、超音波振動を溶剤に
加えてレジスト膜を溶解除去することにより、レジスト
膜上のPb−Snソルダ層を除去する、いわゆる「リフ
トオフ法」により第4図に示すようなソルダ層52を選
択的に形成した。
ト膜を塗布し、ホトレジスト技術によりソルダ層の形状
(例えば400μm×500μm)の窓をレジスト層4
3に設けた。次いで、レジスト膜が被着した状態でこの
面にPb−Snソルダ44を厚さ2〜4μm真空蒸着し
た。次いで、ポジレジスト膜を溶解しうる有機溶剤(例
えばアセトン)中に試料を浸漬し、超音波振動を溶剤に
加えてレジスト膜を溶解除去することにより、レジスト
膜上のPb−Snソルダ層を除去する、いわゆる「リフ
トオフ法」により第4図に示すようなソルダ層52を選
択的に形成した。
ソルダ層の組成比については、ソルダ層上に実装するチ
ップの構造や実装作業温度などを考慮して自由に調整す
ればよい。一例を挙げればPb40wt.%,Sn60wt.
%である。
ップの構造や実装作業温度などを考慮して自由に調整す
ればよい。一例を挙げればPb40wt.%,Sn60wt.
%である。
最後に、第4図に示すように、ソルダ層のパタンニング
ピッチにしたがって熱伝導性SiCセラミック基板31
を切断し、例えば、横約1.5mm、縦約1.2mmの大きさの
サブマウント50を製作した。
ピッチにしたがって熱伝導性SiCセラミック基板31
を切断し、例えば、横約1.5mm、縦約1.2mmの大きさの
サブマウント50を製作した。
次に、サブマウント50のソルダ層52上に半導体レー
ザチップ53のダイボンドしたのち、サブマウント50
を放熱体56にソルダ55を用いてハンダ付けした。次
いで、チップ53上の上部電極54にAu線55を超音
波ボンディングし、また、下地に配線層41をもつバリ
ヤ層(Ti/Pt)42上にAu線57を超音波ボンデ
ィングしてチップ下部電極を外部に接続した。
ザチップ53のダイボンドしたのち、サブマウント50
を放熱体56にソルダ55を用いてハンダ付けした。次
いで、チップ53上の上部電極54にAu線55を超音
波ボンディングし、また、下地に配線層41をもつバリ
ヤ層(Ti/Pt)42上にAu線57を超音波ボンデ
ィングしてチップ下部電極を外部に接続した。
以上述べた実施例によるサブマウントは、従来品に比べ
て構造、特にバリヤ層の構成が著しく簡素化されてお
り、製造工数が大幅に低減されている。例えば、パタン
ニングのためのホトレジスト工程を3工程から1工程
に、蒸着工程を4工程から3工程に低減することができ
た。
て構造、特にバリヤ層の構成が著しく簡素化されてお
り、製造工数が大幅に低減されている。例えば、パタン
ニングのためのホトレジスト工程を3工程から1工程
に、蒸着工程を4工程から3工程に低減することができ
た。
また、バリヤ本体層にPtを用いているので、きわめて
安定したソルダ濡れ性を得ることができた。さらに、チ
ップ実装後の高温高湿保管テストにおいても、従来品に
みられたバリヤ層の酸化という問題を完全に解消するこ
とができた。
安定したソルダ濡れ性を得ることができた。さらに、チ
ップ実装後の高温高湿保管テストにおいても、従来品に
みられたバリヤ層の酸化という問題を完全に解消するこ
とができた。
第5図は本発明の他の実施例を示す断面である(実施例
2)。
2)。
本実施例は、チップ下部電極を取出すための専用のボン
ディングパッドを設けたことを特徴とする。
ディングパッドを設けたことを特徴とする。
まず、高熱伝導性SiCセラミック基板61の裏面に、
実施例1と同様のメタライズ層62を設ける。次いで、
実施例1と同様の手法により基板表面に配線層63とバ
リヤ層(Ti/Pt)64を被着し、さらに連続してA
uを厚さ約7000Å被着した。次いで、ホトレジスト
技術を用いて最上層のAuを選択エッチしてボンディン
グパド65を形成した。
実施例1と同様のメタライズ層62を設ける。次いで、
実施例1と同様の手法により基板表面に配線層63とバ
リヤ層(Ti/Pt)64を被着し、さらに連続してA
uを厚さ約7000Å被着した。次いで、ホトレジスト
技術を用いて最上層のAuを選択エッチしてボンディン
グパド65を形成した。
さらに、実施例1と同様のリフトオフ法を用いてバリヤ
層(Ti/Pt)64上にPb−Snソルダ層66を選
択的に形成した。
層(Ti/Pt)64上にPb−Snソルダ層66を選
択的に形成した。
なお、最上層のAu層を除去したPtバリヤ露出面に、
特別な前処理を施さずにPb−Snソルダ層を蒸着した
場合には、Pt層に対するソルダ層の濡れ性が必ずしも
充分でない場合がある。この原因を種々検討した結果、
Au層の化学エッチにより露出したPt表面には、酸化
によるものと思われる変成層が存在することがわかっ
た。
特別な前処理を施さずにPb−Snソルダ層を蒸着した
場合には、Pt層に対するソルダ層の濡れ性が必ずしも
充分でない場合がある。この原因を種々検討した結果、
Au層の化学エッチにより露出したPt表面には、酸化
によるものと思われる変成層が存在することがわかっ
た。
このため、Pb−Snソルダの蒸着時には、Pt表面の
変成層を除去するための前処理を実施している。その前
処理の一例として、布フッ化水素酸水溶液、またはフッ
化水素酸とフッ化アンモニウムとの混合水溶液、などに
30秒から数分間浸漬後、水洗・乾燥するという手法を
挙げることができる。
変成層を除去するための前処理を実施している。その前
処理の一例として、布フッ化水素酸水溶液、またはフッ
化水素酸とフッ化アンモニウムとの混合水溶液、などに
30秒から数分間浸漬後、水洗・乾燥するという手法を
挙げることができる。
本実施例によるサブマウントは、比較的厚いAu層から
なる専用のボンディングパッドを有するので、実装チッ
プの下部電極を取出す際のワイヤボンディング作業条件
を緩和できる利点を有する。すなわち、低温・低荷重の
条件下でも充分な強さをもつボンディングを行うことが
可能であり、また、超音波を印加しない熱圧着方式によ
るボンディングも可能である。
なる専用のボンディングパッドを有するので、実装チッ
プの下部電極を取出す際のワイヤボンディング作業条件
を緩和できる利点を有する。すなわち、低温・低荷重の
条件下でも充分な強さをもつボンディングを行うことが
可能であり、また、超音波を印加しない熱圧着方式によ
るボンディングも可能である。
以上の説明では、サブマウントを構成する基板材料とし
て高熱伝導性SiCセラミック基板を用いた例を挙げた
が、II−A型ダイヤモンドやベリリアなどの高熱伝導性
絶縁物基板も使用できる。さらに、微少な電力しか消費
しない光半導体チップを実装する場合には、必ずしも高
熱伝導性が必要ではなく、アルミナのような通常のセラ
ミック基板を用いることも可能である。
て高熱伝導性SiCセラミック基板を用いた例を挙げた
が、II−A型ダイヤモンドやベリリアなどの高熱伝導性
絶縁物基板も使用できる。さらに、微少な電力しか消費
しない光半導体チップを実装する場合には、必ずしも高
熱伝導性が必要ではなく、アルミナのような通常のセラ
ミック基板を用いることも可能である。
また、エッチングにより露出させたPt面の変成層を除
去するには、実施例2で述べた方法以外に、イオンエッ
チング、プラズマクリーニングなどの手法により物理的
に変成層を除去する方法を適用することも可能である。
去するには、実施例2で述べた方法以外に、イオンエッ
チング、プラズマクリーニングなどの手法により物理的
に変成層を除去する方法を適用することも可能である。
また、配線層およびバリヤ層に用いているTi層は、下
地との密着性を確保するためのコンタクトメタルであ
り、Tiの代りにCrを用いてもよい。
地との密着性を確保するためのコンタクトメタルであ
り、Tiの代りにCrを用いてもよい。
さらに、ソルダ層を選択的に形成する手段をしては、リ
フトオフ法以外に、蒸着マスクを用いた選択蒸着法や、
選択メッキ法なども利用できる。
フトオフ法以外に、蒸着マスクを用いた選択蒸着法や、
選択メッキ法なども利用できる。
また、以上の実施例では、1個のソルダパタン層と1個
のボンディングパッド層をもつサブマウントについて説
明したが、複数個のソルダパタン層と複数個のボンデイ
ングパッドを設けることも充分可能である。
のボンディングパッド層をもつサブマウントについて説
明したが、複数個のソルダパタン層と複数個のボンデイ
ングパッドを設けることも充分可能である。
以上詳述したように、本発明によれば、高温高湿にも耐
え得る光半導体用サブマウントが実現でき、実用に供し
てその効果は著しい。
え得る光半導体用サブマウントが実現でき、実用に供し
てその効果は著しい。
第1図は従来のサブマウントを用いて実装した光半導体
素子の断面図、第2図は従来のサブマウントのバリヤ層
付近の拡大断面図、第3図は本発明の一実施例を示す断
面図、第4図は第3図に示すサブマウントを用いて実装
した光半導体素子の断面図、第5図は本発明の他の実施
例を示す断面図、である。 31…高熱伝導性SiCセラミック基板、35…Ti
層、36…Pt層、37…Au層、38…Ti層、39
…Pt層、40…裏面メタライズ層、52…ソルダ層、
63…配線層、64…バリヤ層、65…ボンディングパ
ッド、
素子の断面図、第2図は従来のサブマウントのバリヤ層
付近の拡大断面図、第3図は本発明の一実施例を示す断
面図、第4図は第3図に示すサブマウントを用いて実装
した光半導体素子の断面図、第5図は本発明の他の実施
例を示す断面図、である。 31…高熱伝導性SiCセラミック基板、35…Ti
層、36…Pt層、37…Au層、38…Ti層、39
…Pt層、40…裏面メタライズ層、52…ソルダ層、
63…配線層、64…バリヤ層、65…ボンディングパ
ッド、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水石 賢一 東京都国分寺市東恋ヶ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 千葉 勝昭 東京都国分寺市東恋ヶ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小林 正道 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (56)参考文献 特開 昭57−112085(JP,A) 特開 昭57−15446(JP,A)
Claims (5)
- 【請求項1】光半導体素子のチップを実装するためのサ
ブマウントにおいて、高熱伝導性電気絶縁材料でサブマ
ウント基体を構成し、かつ、サブマウント基体の主面に
第1層TiまたはCr、第2層Pt、第3層Auからな
る多層膜で配線用導体層を形成し、さらにその上に第1
層TiまたはCr、第2層Ptからなる拡散バリヤ層を
設け、さらにその上にパタンニングされた複数個のソル
ダ層を選択的に設けたことを特徴とする光半導体素子用
サブマウント。 - 【請求項2】前記拡散バリヤ層上の一部分に、Au層か
らなるワイヤボンディングパッドを設けたことを特徴と
する特許請求の範囲第1項記載の光半導体素子用サブマ
ウント。 - 【請求項3】前記サブマウントの基体材料が高熱伝導性
SiCセラミック(SiCにBeOを添加した焼結体)
であることを特徴とする特許請求の範囲第1項または第
2項記載の光半導体素子用サブマウント。 - 【請求項4】前記ソルダ層がPbとSnの合金で構成さ
れたことを特徴とする特許請求の範囲第3項記載の光半
導体素子用サブマウント。 - 【請求項5】前記サブマウント基体の裏面に第1層Ti
またはCr、第2層Ni、第3層Auからなる多層膜を
設けたことを特徴とする特許請求の範囲第4項記載の光
半導体素子用サブマウント。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58180239A JPH063815B2 (ja) | 1983-09-30 | 1983-09-30 | 光半導体素子用サブマウント |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58180239A JPH063815B2 (ja) | 1983-09-30 | 1983-09-30 | 光半導体素子用サブマウント |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6074539A JPS6074539A (ja) | 1985-04-26 |
JPH063815B2 true JPH063815B2 (ja) | 1994-01-12 |
Family
ID=16079797
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58180239A Expired - Lifetime JPH063815B2 (ja) | 1983-09-30 | 1983-09-30 | 光半導体素子用サブマウント |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH063815B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2521174A2 (en) | 2005-03-18 | 2012-11-07 | DOWA Electronics Materials Co., Ltd. | Submount and method of manufacturing the same |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0453017Y2 (ja) * | 1986-04-03 | 1992-12-14 | ||
JPH0537089A (ja) * | 1991-07-25 | 1993-02-12 | Mitsubishi Electric Corp | 半導体レーザ装置 |
JP2001127370A (ja) * | 1999-10-22 | 2001-05-11 | Kyocera Corp | 半導体素子搭載用サブマウント |
JP2001274500A (ja) * | 2000-03-28 | 2001-10-05 | Sharp Corp | 半導体レーザ装置 |
JP3509809B2 (ja) * | 2002-04-30 | 2004-03-22 | 住友電気工業株式会社 | サブマウントおよび半導体装置 |
KR100919170B1 (ko) * | 2004-03-24 | 2009-09-28 | 가부시끼가이샤 도꾸야마 | 소자 접합용 기판 및 그 제조 방법 |
JP2006173371A (ja) * | 2004-12-16 | 2006-06-29 | Mitsubishi Electric Corp | 半導体装置 |
JP2013125768A (ja) * | 2011-12-13 | 2013-06-24 | Japan Oclaro Inc | はんだ接合デバイス及び受信モジュール |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5715446A (en) * | 1980-07-02 | 1982-01-26 | Hitachi Ltd | Semiconductor device |
JPS57112085A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Photocoupler |
-
1983
- 1983-09-30 JP JP58180239A patent/JPH063815B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2521174A2 (en) | 2005-03-18 | 2012-11-07 | DOWA Electronics Materials Co., Ltd. | Submount and method of manufacturing the same |
EP2521173A2 (en) | 2005-03-18 | 2012-11-07 | DOWA Electronics Materials Co., Ltd. | Submount and method of manufacturing the same |
US8581106B2 (en) | 2005-03-18 | 2013-11-12 | Dowa Electronics Materials Co., Ltd. | Submount |
Also Published As
Publication number | Publication date |
---|---|
JPS6074539A (ja) | 1985-04-26 |
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