JPS59167038A - 光半導体素子用サブマウントの構造 - Google Patents
光半導体素子用サブマウントの構造Info
- Publication number
- JPS59167038A JPS59167038A JP58040681A JP4068183A JPS59167038A JP S59167038 A JPS59167038 A JP S59167038A JP 58040681 A JP58040681 A JP 58040681A JP 4068183 A JP4068183 A JP 4068183A JP S59167038 A JPS59167038 A JP S59167038A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- submount
- pattern
- optical semiconductor
- barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 230000004888 barrier function Effects 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000000919 ceramic Substances 0.000 claims abstract description 12
- 238000006243 chemical reaction Methods 0.000 claims abstract description 8
- 229910052718 tin Inorganic materials 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 230000003287 optical effect Effects 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 13
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 229910052735 hafnium Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 230000002265 prevention Effects 0.000 claims 3
- 239000012777 electrically insulating material Substances 0.000 claims 1
- 229910052739 hydrogen Inorganic materials 0.000 claims 1
- 229910000679 solder Inorganic materials 0.000 abstract description 36
- 238000000034 method Methods 0.000 abstract description 28
- 238000005275 alloying Methods 0.000 abstract description 4
- 238000005520 cutting process Methods 0.000 abstract description 2
- 238000005476 soldering Methods 0.000 abstract 2
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000011810 insulating material Substances 0.000 abstract 1
- 229910052745 lead Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 140
- 239000010931 gold Substances 0.000 description 37
- 238000007689 inspection Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000011265 semifinished product Substances 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- FRWYFWZENXDZMU-UHFFFAOYSA-N 2-iodoquinoline Chemical compound C1=CC=CC2=NC(I)=CC=C21 FRWYFWZENXDZMU-UHFFFAOYSA-N 0.000 description 1
- 235000010575 Pueraria lobata Nutrition 0.000 description 1
- 241000219781 Pueraria montana var. lobata Species 0.000 description 1
- 241001422033 Thestylus Species 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- LTPBRCUWZOMYOC-UHFFFAOYSA-N beryllium oxide Inorganic materials O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 description 1
- 238000005422 blasting Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Led Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Die Bonding (AREA)
- Led Device Packages (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は光半導体素子の実装に使用するサブマウントの
構造および製作方法ζこ関するものである。
構造および製作方法ζこ関するものである。
〔背景技術〕
従来、光半導体素子、特ζこレーザーダイオードなどに
おいては、金属やSiなどから成るサブマウントと称す
る小片に半導体チップをボンディングしたのち、ステム
に実装するという手法が一般に採用されている。また、
サブマウントの材料として、熱伝導性が高く、かつ電気
絶縁性の高い材料(II−A型ダイヤモンド、酸化ベリ
リウム〔ベリリア〕、高熱伝導性8i0セラミックなど
)を使用した素子が提案されている。
おいては、金属やSiなどから成るサブマウントと称す
る小片に半導体チップをボンディングしたのち、ステム
に実装するという手法が一般に採用されている。また、
サブマウントの材料として、熱伝導性が高く、かつ電気
絶縁性の高い材料(II−A型ダイヤモンド、酸化ベリ
リウム〔ベリリア〕、高熱伝導性8i0セラミックなど
)を使用した素子が提案されている。
第1図は、高熱伝導性8i0セラミツク(8i0にBe
またはBe含有化合物及びB″!たはB含有化合物の1
種または2種以上を添加し、ち密に焼結された電気絶縁
性基板)をサブマウントに用いた半導体レーザ装置の構
造の例を示す断面図である。サブマウント21上には、
ソルダ一層23を含むメタライズ層が設けられている0
半導体レーザのチップ22を上記サブマウント21上に
ソルダー23により接合した後、ソルダーまたは熱伝導
性接着剤25によりサブマウントがステム24に接合さ
れてりる。また、チップの上部電極はAu線26により
給電端子27に接続されている。一方、チップの下面電
極は、ソルダ一層を含むメタライズ層、Auペデスタル
20.Au線28を介して他方の給電端子29に接続さ
れている。
またはBe含有化合物及びB″!たはB含有化合物の1
種または2種以上を添加し、ち密に焼結された電気絶縁
性基板)をサブマウントに用いた半導体レーザ装置の構
造の例を示す断面図である。サブマウント21上には、
ソルダ一層23を含むメタライズ層が設けられている0
半導体レーザのチップ22を上記サブマウント21上に
ソルダー23により接合した後、ソルダーまたは熱伝導
性接着剤25によりサブマウントがステム24に接合さ
れてりる。また、チップの上部電極はAu線26により
給電端子27に接続されている。一方、チップの下面電
極は、ソルダ一層を含むメタライズ層、Auペデスタル
20.Au線28を介して他方の給電端子29に接続さ
れている。
しかし、上述の従来の素子構造では、チップ下面電極を
外部に引出すためζこ、Auペデスタル20などで構成
したワイヤポンディングパッドをサブマウント上に新た
に設けたことにより、製造工数が増加し、かつ、上記実
装工程の自動化が妨げられていた。また、後述するよう
に、半製品状態での特性中間検査が容易ではなかった。
外部に引出すためζこ、Auペデスタル20などで構成
したワイヤポンディングパッドをサブマウント上に新た
に設けたことにより、製造工数が増加し、かつ、上記実
装工程の自動化が妨げられていた。また、後述するよう
に、半製品状態での特性中間検査が容易ではなかった。
本発明の目的は、光半導体素子の実装工程の簡素化と自
動化に寄与するサブマウントの構造を提供することにあ
る。
動化に寄与するサブマウントの構造を提供することにあ
る。
本発明は、ワイヤポンディングパッドや夕°イボンディ
ングパッド、あるいは両者を接続する配線層をサブマウ
ント主面に部分的に設けたことを特徴としている。これ
により、従来のAuパヂスタルを使用しなくてもチップ
下部電極を容易に外部に引出すことができ、また、サブ
マウント上に実装したチップの特性を検査することがき
わめて容易になり、同時に自動実装が可能となった。
ングパッド、あるいは両者を接続する配線層をサブマウ
ント主面に部分的に設けたことを特徴としている。これ
により、従来のAuパヂスタルを使用しなくてもチップ
下部電極を容易に外部に引出すことができ、また、サブ
マウント上に実装したチップの特性を検査することがき
わめて容易になり、同時に自動実装が可能となった。
以下1本発明によるサブマウントの基本構造とその実装
例を第2図(平面図)、第3図(断面図)に示す。まず
、サブマウント31を構成する基板(例えは、直径約5
0mmの高熱伝導性830セラミツク基板)の主面に、
配線層40.41を部分的にメタライズして形成する。
例を第2図(平面図)、第3図(断面図)に示す。まず
、サブマウント31を構成する基板(例えは、直径約5
0mmの高熱伝導性830セラミツク基板)の主面に、
配線層40.41を部分的にメタライズして形成する。
必要ならば、裏面にもメタライズを施す。ついで、上記
のパターンニングのピッチにしたがって適当なサイズの
小片に切断してサブマウント31を製作スる。
のパターンニングのピッチにしたがって適当なサイズの
小片に切断してサブマウント31を製作スる。
次に、配線層40上lこ半導体チップ32をボンディン
グし、ついで、チップの上部電極と他の配線層41と一
’pAu線36で接続する。上記の組立工程を経た実装
品に対しては、特性試験装置の触針がサブマウント上の
2つの配線層40.41に容易に接触できるので、製品
の中間検査が従来に比べて極めて容易になる。
グし、ついで、チップの上部電極と他の配線層41と一
’pAu線36で接続する。上記の組立工程を経た実装
品に対しては、特性試験装置の触針がサブマウント上の
2つの配線層40.41に容易に接触できるので、製品
の中間検査が従来に比べて極めて容易になる。
中間検査の終了した半製品は、ソルダーまたは熱伝導性
接着剤35を用いてステム34に接合される0ついで、
配線層40,41と給電端子37゜39とをAu線38
.42で接続する。
接着剤35を用いてステム34に接合される0ついで、
配線層40,41と給電端子37゜39とをAu線38
.42で接続する。
Auペデスタルを用いる必要のない本発明のサブマクン
トハ、実装工程の簡素化と自動化にも寄与するところが
大きい。
トハ、実装工程の簡素化と自動化にも寄与するところが
大きい。
以下1本発明の実施例を示す。
実施例1
第4図、第5図は各々本発明の一実施例を示す平面図、
および第4図の5s”7−の断面図である。
および第4図の5s”7−の断面図である。
製造方法と構造について以下に説明する。
まず、サブマウント用の熱伝導性8i0セラミツク基板
51の裏面に、基板を400〜500℃に加熱しながら
N3層56を膜厚約4000人真空類着し、ついで基板
温度約200℃においてAu層57を約2000人真空
類着して裏面のメタ2イズ層を形成した〇 次に、基板を200〜300℃に加熱しながら。
51の裏面に、基板を400〜500℃に加熱しながら
N3層56を膜厚約4000人真空類着し、ついで基板
温度約200℃においてAu層57を約2000人真空
類着して裏面のメタ2イズ層を形成した〇 次に、基板を200〜300℃に加熱しながら。
基板表面ζこTi層61(膜厚300〜700λ)。
MO層62(1000〜4000λ)、Au層63(0
,8〜2.0μm)を順次連続して真空蒸着した。次に
1通常のホトレジスト技術いたリングラフィ技術を用い
て選択的にノくターンエツチングを行ない、配線層52
.53を形成した。次に、基板を150〜200℃に加
熱しながら、再度表面全面にTi層64(膜厚300〜
700人)。
,8〜2.0μm)を順次連続して真空蒸着した。次に
1通常のホトレジスト技術いたリングラフィ技術を用い
て選択的にノくターンエツチングを行ない、配線層52
.53を形成した。次に、基板を150〜200℃に加
熱しながら、再度表面全面にTi層64(膜厚300〜
700人)。
Mo層65(4000〜7000人)、Au層66(3
00〜600人)を順次連続して真空蒸着した。ついで
、ホトレジスト技術を用いて選択的にパターンエツチン
グを行ない、バリヤ層54を形成した。
00〜600人)を順次連続して真空蒸着した。ついで
、ホトレジスト技術を用いて選択的にパターンエツチン
グを行ない、バリヤ層54を形成した。
次に、パターンニングを施したサブマウント主面全面に
、厚さ3〜5μmのポジ型レジスト膜を塗布し、ホトレ
ジスト技術によりソルダーツク、ド55に相当する形状
(例えば400X500μm)の窓をレジスト膜に設け
た。ついで、上記のレジスト膜ヲ被着した状態で、この
面にpbとSnからなるソルダはを厚さ2〜4μm真空
蒸着した0ついで、レジストを溶解しうる有機溶剤(例
えはアセトン)中番こ試料を浸漬し、超音波振動を溶剤
に加えてレジスト膜とレジスト膜上のP b / S
nソルダーを溶解・除去する。いわゆる「す7トオ7法
」を用いることにより、ソルダーパッド55を選択的に
形成した。Pb/Snソルダーパッドの組成比について
は、ソルダーパッド上に実装するチップの電極構造や最
適作業温度を考慮して自由に調整すれはよい。−例を挙
げれは、Pb40wt、%、8n 60wt、%である
。
、厚さ3〜5μmのポジ型レジスト膜を塗布し、ホトレ
ジスト技術によりソルダーツク、ド55に相当する形状
(例えば400X500μm)の窓をレジスト膜に設け
た。ついで、上記のレジスト膜ヲ被着した状態で、この
面にpbとSnからなるソルダはを厚さ2〜4μm真空
蒸着した0ついで、レジストを溶解しうる有機溶剤(例
えはアセトン)中番こ試料を浸漬し、超音波振動を溶剤
に加えてレジスト膜とレジスト膜上のP b / S
nソルダーを溶解・除去する。いわゆる「す7トオ7法
」を用いることにより、ソルダーパッド55を選択的に
形成した。Pb/Snソルダーパッドの組成比について
は、ソルダーパッド上に実装するチップの電極構造や最
適作業温度を考慮して自由に調整すれはよい。−例を挙
げれは、Pb40wt、%、8n 60wt、%である
。
最後に、第4図に示すように、パターンニングのピッチ
にしたがって熱伝導性8i0セラ、り基板を切断して1
例えば、横約1.5mm、縦約1.2mmの大きさのサ
ブマウントを製作した。
にしたがって熱伝導性8i0セラ、り基板を切断して1
例えば、横約1.5mm、縦約1.2mmの大きさのサ
ブマウントを製作した。
半導体チップ側に予めソルダ一層が設けられている場合
や、チップを導電性の樹脂を用いて接合したり、あるい
は熱圧着法によりチップを直接配線層52の上に接合す
る場合には、上述のソルダ一層55とバリヤ層54Fi
不要となる。
や、チップを導電性の樹脂を用いて接合したり、あるい
は熱圧着法によりチップを直接配線層52の上に接合す
る場合には、上述のソルダ一層55とバリヤ層54Fi
不要となる。
バリヤ層54は、Pb/Snノルダー55と配線層最上
層のAu層63との合金化反応を防止するためのもので
ある。
層のAu層63との合金化反応を防止するためのもので
ある。
上記方法で製作したサブマウントのソルダーパッド55
に半導体チップ(図示せず)を載置し。
に半導体チップ(図示せず)を載置し。
適肖な温度でチップをサブマウントの配線層52に接合
した。捷た。上記チップボンド後に、チップ上部電極と
配線層53そワイヤボンディング法により接続しておけ
は、チップの電気的・光学的な検査が極めて容易になる
。従来、チップが約400μm×約300μm×約10
0μm厚と小さいので取扱いが容葛でなく、かつ、チッ
プの機械的強度の点から、充分な圧力でチップの電極上
に検査用の触針を立てることができなかった。しかし1
本実施例のサブマウントを用いれは1例えは、第4図に
示す2つの配線層52.53上の右側の部分に充分な触
針圧をもって測定触針をあてられるから、正確かつ、迅
速なチップの特性検査が可能となった。また、サブマウ
ントにグー、プをボンディングした状態での半製品の特
性を測定する中間検査の自動化は、上記の理由によりな
かなか困難とされていたが1本実施例によるサブマウン
ト上にチップをボンディングすることにより。
した。捷た。上記チップボンド後に、チップ上部電極と
配線層53そワイヤボンディング法により接続しておけ
は、チップの電気的・光学的な検査が極めて容易になる
。従来、チップが約400μm×約300μm×約10
0μm厚と小さいので取扱いが容葛でなく、かつ、チッ
プの機械的強度の点から、充分な圧力でチップの電極上
に検査用の触針を立てることができなかった。しかし1
本実施例のサブマウントを用いれは1例えは、第4図に
示す2つの配線層52.53上の右側の部分に充分な触
針圧をもって測定触針をあてられるから、正確かつ、迅
速なチップの特性検査が可能となった。また、サブマウ
ントにグー、プをボンディングした状態での半製品の特
性を測定する中間検査の自動化は、上記の理由によりな
かなか困難とされていたが1本実施例によるサブマウン
ト上にチップをボンディングすることにより。
半製品の状態での検査を自動化し、高速選別することが
可能となった。従来は、配線層を具備しない従来型のサ
ブマウント上にチップモボンディングしたのち、サブマ
ウントをステムに接合し、所定のワイヤボンディングを
行ない1例えは第1図に示した状態をこ仮組立てをした
のちに特性検査を実施していた。そして、良品について
はサブマウントをステムからはずしたのち、再度、所望
のパッケージにサブマウント上組込むという手法を用い
ていた。しかし、チップを本実施例によるサブマウント
をこボンディングすることにより、従来の仮組立、ステ
ムからの取りはずし、などの工程が一切不要となった。
可能となった。従来は、配線層を具備しない従来型のサ
ブマウント上にチップモボンディングしたのち、サブマ
ウントをステムに接合し、所定のワイヤボンディングを
行ない1例えは第1図に示した状態をこ仮組立てをした
のちに特性検査を実施していた。そして、良品について
はサブマウントをステムからはずしたのち、再度、所望
のパッケージにサブマウント上組込むという手法を用い
ていた。しかし、チップを本実施例によるサブマウント
をこボンディングすることにより、従来の仮組立、ステ
ムからの取りはずし、などの工程が一切不要となった。
実施例2
第6図、第7図に1部分的にメタライズした配線層パタ
ーンを三つ持つサブマウントの平面図。
ーンを三つ持つサブマウントの平面図。
断面図を示す。本冥施例では、Pb/anンルダーソル
線層との合金化反応を防止するバリヤ層の構造がさらに
改良筋れている。以下に、その製作方法と構造とを詳細
に説明する。
線層との合金化反応を防止するバリヤ層の構造がさらに
改良筋れている。以下に、その製作方法と構造とを詳細
に説明する。
まず、サブマウント用基飯(熱伝導S r Oセラミッ
ク)71の裏面に、基板を200〜500°Cに加熱し
ながらOr層78を膜厚300〜700人、Ni層79
を膜厚3000〜5000λ真空蒸着し、ついで基板温
度約200°CでAu層80を約2000人真空蓋着し
て裏面のメタライズ層を形成した。
ク)71の裏面に、基板を200〜500°Cに加熱し
ながらOr層78を膜厚300〜700人、Ni層79
を膜厚3000〜5000λ真空蒸着し、ついで基板温
度約200°CでAu層80を約2000人真空蓋着し
て裏面のメタライズ層を形成した。
次に、基板を200〜300υに加熱しながら。
基板表面にTi層81(膜厚300〜700人)。
MO層82(膜厚(1000〜4000人)、Au層8
3(膜厚0.8〜2.0μm)を順次真空蒸着した0 次に、ホトレジスト技術を用いて選択的にパターンエ、
テングそ行ない、配線層72,73゜74を形成した。
3(膜厚0.8〜2.0μm)を順次真空蒸着した0 次に、ホトレジスト技術を用いて選択的にパターンエ、
テングそ行ない、配線層72,73゜74を形成した。
ついで、パターンニング1またサブマウント主面全面に
、厚さ2〜3μmのボヅ型レジスト膜を塗布し、ホトレ
ジスト技術によ゛リバリャ層75の形状に相当する窓(
例えは430x530μm)をレジスト膜に設けた。つ
いで、上記のレジスト膜を被着した状態で、この面にT
i層84(膜厚300〜700人)、Mo層85(膜厚
3000〜7000λ)、Au層85(膜厚300〜6
00人)を順次連続蒸着した。
、厚さ2〜3μmのボヅ型レジスト膜を塗布し、ホトレ
ジスト技術によ゛リバリャ層75の形状に相当する窓(
例えは430x530μm)をレジスト膜に設けた。つ
いで、上記のレジスト膜を被着した状態で、この面にT
i層84(膜厚300〜700人)、Mo層85(膜厚
3000〜7000λ)、Au層85(膜厚300〜6
00人)を順次連続蒸着した。
次に、ホトレジスト技術により上記蒸着膜上に。
バリヤ層の最上層に相当するパターン形状(本実施例で
はAu層パターン76)の島状レジス)IIIを形成す
る。(このパターンは、前記のレジスト窓の内側に形成
され、レジスト窓のサイズよりもやや小さくしである。
はAu層パターン76)の島状レジス)IIIを形成す
る。(このパターンは、前記のレジスト窓の内側に形成
され、レジスト窓のサイズよりもやや小さくしである。
島状レジスト膜のサイズは、−例そ洋げれは、410x
510μmである。)ついで、レジスト膜をマスクとし
てAu層を選択的に工、チングし、Au#パターン76
を形成した。ついで、窓をもつ前記のレジスト膜を利用
して、レジスト剥離剤と超音波撮動ζこより、前記のT
i層とMO層をり7トオフし、バリヤパターン層75(
84,85)を形成した。
510μmである。)ついで、レジスト膜をマスクとし
てAu層を選択的に工、チングし、Au#パターン76
を形成した。ついで、窓をもつ前記のレジスト膜を利用
して、レジスト剥離剤と超音波撮動ζこより、前記のT
i層とMO層をり7トオフし、バリヤパターン層75(
84,85)を形成した。
次に、再度全面に厚さ3〜5μmのポジレジスト膜を塗
布し、ホトレジスト技術によりソルダーバッド77に相
当する形状(例えば400 X 500μm)の窓をレ
ジスト膜に設けた。ついで、上記レジスト膜を被着した
状態で、この面にPb/Snンルダーソルさ2〜4μm
真空蒸着した。ついで。
布し、ホトレジスト技術によりソルダーバッド77に相
当する形状(例えば400 X 500μm)の窓をレ
ジスト膜に設けた。ついで、上記レジスト膜を被着した
状態で、この面にPb/Snンルダーソルさ2〜4μm
真空蒸着した。ついで。
実施例1と同様にリフトオフ法によりP b / 8
nソルダーパ、ドア7を選択的に形成した。
nソルダーパ、ドア7を選択的に形成した。
最後に、第6図に示すように、パターンニングのピッチ
にしたがって基板を切断し、サブマウントを製作した。
にしたがって基板を切断し、サブマウントを製作した。
本実施例によるサブマウントでは、サブマウント上にチ
ップ(図示せず)を実装した後、第6図に示す上方の配
線層72−73または72−74に触針をあてることに
より、高速の中間検査を行なうことが可能であり、また
、その自動化も容易である。
ップ(図示せず)を実装した後、第6図に示す上方の配
線層72−73または72−74に触針をあてることに
より、高速の中間検査を行なうことが可能であり、また
、その自動化も容易である。
また1本実施例によるサブマウントでは、ワイヤボンデ
ィング中継用配線層(73,74)か二つ設けられてい
るので、左右いずれの側にもリード線を引出すことがで
き1種々の端子構造をもつステムにも適応できる利点が
ある。
ィング中継用配線層(73,74)か二つ設けられてい
るので、左右いずれの側にもリード線を引出すことがで
き1種々の端子構造をもつステムにも適応できる利点が
ある。
さらに、バリヤ層の最上層に位置するAu層パターン7
6を、バリヤパターン層75(84゜85)よりも小さ
めに形成しているので、実施例1で示したサブマウント
よりもいっそう信頼性が向上した。すなわち、実施例1
で示した構造では。
6を、バリヤパターン層75(84゜85)よりも小さ
めに形成しているので、実施例1で示したサブマウント
よりもいっそう信頼性が向上した。すなわち、実施例1
で示した構造では。
バリヤパターン層の最上層のAu層パターン(第5図6
6)と、その下にあるバリヤパターン層(第5図65.
64)の大きさが同一であるため。
6)と、その下にあるバリヤパターン層(第5図65.
64)の大きさが同一であるため。
チップボンティング時にAuパターン層全面と反応した
ソルダーは、その後の高温動作テスト中に配線層(第5
図52)上に流れ出し、配線層のAu(第5図63)と
過度に反応するため、配線層の電気抵抗が著るしく変動
するというトラブルが生じることがあった。
ソルダーは、その後の高温動作テスト中に配線層(第5
図52)上に流れ出し、配線層のAu(第5図63)と
過度に反応するため、配線層の電気抵抗が著るしく変動
するというトラブルが生じることがあった。
しかし1本実施例2によるバリヤ構造では、ソルダーは
Au層パターン76の全面と反応した後は、高温動作テ
スト中においても、バリヤ層の露出部分を乗越えて配線
層72の上にソルダーが流れ出すということは一切なく
なり、よりいつそり高い信頼性を得ることができた。
Au層パターン76の全面と反応した後は、高温動作テ
スト中においても、バリヤ層の露出部分を乗越えて配線
層72の上にソルダーが流れ出すということは一切なく
なり、よりいつそり高い信頼性を得ることができた。
実施例3
ただ一つの配線層をもつサブマウントの例を第8図(平
面図)に示す。サブマウント基板91上に配線パターン
92が設けられており、婆らに。
面図)に示す。サブマウント基板91上に配線パターン
92が設けられており、婆らに。
配線層91上にバリヤ層93.Au層パターン94、ソ
ルダ一層95が設けられている。構造および製作方法は
、基本的には実施例2で述べたものと同様なので省略す
るが、第9図に示すように。
ルダ一層95が設けられている。構造および製作方法は
、基本的には実施例2で述べたものと同様なので省略す
るが、第9図に示すように。
バリヤ層の構造がやや異なっており、改良が加えられて
いる。以下、これについて詳細に説明する。
いる。以下、これについて詳細に説明する。
第9図は1本実施例によるバリヤ層の構造を示す断面図
である。まず、リフトオフ用のレジスト膜を設けた後、
配線層92上にTi層96を膜厚300〜700人真空
蒸着し、ついでMO層97そ膜厚3000〜7000人
蒸着した。この際、Moの蒸着が完全に終了しきらない
時点でAu層94の蒸着を開始する。すなわち、Au層
とM。
である。まず、リフトオフ用のレジスト膜を設けた後、
配線層92上にTi層96を膜厚300〜700人真空
蒸着し、ついでMO層97そ膜厚3000〜7000人
蒸着した。この際、Moの蒸着が完全に終了しきらない
時点でAu層94の蒸着を開始する。すなわち、Au層
とM。
層の境界に両省の混合層98を厚さ100〜300人形
成し、その上にAu層94を厚さ300〜500人形成
した。
成し、その上にAu層94を厚さ300〜500人形成
した。
次に、ホトレジスト技術によりAuおよびAu−M o
混合層を選択的にエツチングし、バリヤ層93上にAu
パターン層94を形成した。ついで。
混合層を選択的にエツチングし、バリヤ層93上にAu
パターン層94を形成した。ついで。
リフトオフ法によりバリヤパター ン層93を形成した
。ついで、実施例2と同様り方法によりソルダーパッド
95を形成した。 一 本実施例によるバリヤ層の構麺は、バリヤ層に対するソ
ルダーの濡れ性がきわめてすぐれている。
。ついで、実施例2と同様り方法によりソルダーパッド
95を形成した。 一 本実施例によるバリヤ層の構麺は、バリヤ層に対するソ
ルダーの濡れ性がきわめてすぐれている。
すなわち、実施例旧こ示したバリヤ層の構造では。
長時間の高温放置テストにおいて、バリヤ層に対するツ
ルグーの濡れ性が低下することがあった。
ルグーの濡れ性が低下することがあった。
これは、バリヤ層の最上部に位置するAu層が高温放置
中tこソルダーに完全に吸収されてしまめ。
中tこソルダーに完全に吸収されてしまめ。
その後は、ソルダーに対して濡れ性をもたないMo面に
ソルダーが接するようになるためと思われる。
ソルダーが接するようになるためと思われる。
これに対し9本実施例のバリヤ構造は、第9図に示すよ
うにAu層94とMo層97との境界にAu−Mo混合
層98が存在するめで、Au層94がソルダーに吸収さ
れた後、さらに混合層98中のAuとソルダーが反応し
ても、ソルダ一層95は充分な機械的強度でバリヤ層9
3に濡れていることができる。
うにAu層94とMo層97との境界にAu−Mo混合
層98が存在するめで、Au層94がソルダーに吸収さ
れた後、さらに混合層98中のAuとソルダーが反応し
ても、ソルダ一層95は充分な機械的強度でバリヤ層9
3に濡れていることができる。
以上のように1本実施例によるバリヤ構造を採用するこ
とにより実施例2に示したサブマウントよりもさらに一
段と高い信頼度のサブマウントを得ることができた。
とにより実施例2に示したサブマウントよりもさらに一
段と高い信頼度のサブマウントを得ることができた。
以上の説明では、サブマウント基板として熱伝導性8i
0セラミツクを用いたが、IIA型ダイヤモンドやペリ
IJアなどの高熱伝導性絶縁物も使用できる。さらに、
微少な電力しか消費しないような光半導体チップを実装
する場合には、必ずしも高熱伝導性が必要ではなく、ア
ルミナのような通常のセラミック基板をm−ることも可
能である0また。配線層を構成する第1層金属は、基板
とその密着性を高めるために使用しているコンタクトメ
タルであるので、TIの他にOrなども使用可能である
。配線層を構成する第2層目の金属は。
0セラミツクを用いたが、IIA型ダイヤモンドやペリ
IJアなどの高熱伝導性絶縁物も使用できる。さらに、
微少な電力しか消費しないような光半導体チップを実装
する場合には、必ずしも高熱伝導性が必要ではなく、ア
ルミナのような通常のセラミック基板をm−ることも可
能である0また。配線層を構成する第1層金属は、基板
とその密着性を高めるために使用しているコンタクトメ
タルであるので、TIの他にOrなども使用可能である
。配線層を構成する第2層目の金属は。
最上層の金属と第1層金属(例えばAu)との相互拡散
防止するための拡散バリヤ層として作用するもノテあり
1Moの他にWやHf、Ta、TiNなどの材料も使用
できる。配線層最上層金属は。
防止するための拡散バリヤ層として作用するもノテあり
1Moの他にWやHf、Ta、TiNなどの材料も使用
できる。配線層最上層金属は。
主として電気伝導を目的としてお))、Au以外にAg
+Pd、Pt、Ajlなどの配綜材料も使用可能である
。
+Pd、Pt、Ajlなどの配綜材料も使用可能である
。
さらに、バリヤ層を構成するgt層金金属、配線層との
密着性を高めるためのコンタクトメタルであるのでTi
以外にOrなども使用可能である。
密着性を高めるためのコンタクトメタルであるのでTi
以外にOrなども使用可能である。
配線層を構成する鎖2層目の金属は、主としてソルダ一
層と配Iw層最上層金属との合金化反応を防止するため
のバリヤ層であり、Moの他にWやHf、Ta、TiN
7+:どの材料を用いることができる。バリヤ層の上部
に位置する第3層目の金属Fi、z<IJヤ層上面の酸
化を防止し、かつ、ソルダーとの濡れ性を確保する役割
をもっているので。
層と配Iw層最上層金属との合金化反応を防止するため
のバリヤ層であり、Moの他にWやHf、Ta、TiN
7+:どの材料を用いることができる。バリヤ層の上部
に位置する第3層目の金属Fi、z<IJヤ層上面の酸
化を防止し、かつ、ソルダーとの濡れ性を確保する役割
をもっているので。
Au以外にAgやPd、PLなども使用可能である0
さらに、ソルダーパッドの材質はP b / 8 nソ
ルダーに限定されるものでナク、半導体チップのダイボ
ンディングζζ使用できる材質であれはよい。
ルダーに限定されるものでナク、半導体チップのダイボ
ンディングζζ使用できる材質であれはよい。
例えは、In、In/8n、Sn/Ag、Au/8 n
、A u / G e 、 A u / 81など多
数の材質が使用可能である。
、A u / G e 、 A u / 81など多
数の材質が使用可能である。
また、金属の被着法については、真空蒸着法を用いた例
を述べたが、スパッタ法、イオンブレーティング法、メ
ッキ法などが応用できることは言うまでもない。特に、
スパッタ法やイオンブレーティング法を用いた場合には
、前述のコンタクトメタル層を省略できる場合がある0 さらに、金属層を選択的に形成する方法として。
を述べたが、スパッタ法、イオンブレーティング法、メ
ッキ法などが応用できることは言うまでもない。特に、
スパッタ法やイオンブレーティング法を用いた場合には
、前述のコンタクトメタル層を省略できる場合がある0 さらに、金属層を選択的に形成する方法として。
ホトレジスト技術を用いた工、チング法や、す7トオ7
法1選択メッキ法の他に、メタルマスクなどを用いた選
択蒸着法1選択スパッタ法が採用できる。例えは、金属
製の蒸着マスクを用いてソルダーの選択蒸着を行ない、
ソルダーパッドを形成する手法である。
法1選択メッキ法の他に、メタルマスクなどを用いた選
択蒸着法1選択スパッタ法が採用できる。例えは、金属
製の蒸着マスクを用いてソルダーの選択蒸着を行ない、
ソルダーパッドを形成する手法である。
本発明によるサブマウントを光半導体素子に採用するこ
とにより、下記iこ述べるすぐれた効果を得ることがで
きる。
とにより、下記iこ述べるすぐれた効果を得ることがで
きる。
(1)組立工程が簡略化され、かつ、自動実装がきわめ
て容易になる。
て容易になる。
(2)半製品状態での特性中間検査がきわめて容易にな
り、かつ、高速の自動選別検査か可能である。このため
、特性中間検査のための仮組立の工程が一切不要となり
、大幅に工数が低減する。
り、かつ、高速の自動選別検査か可能である。このため
、特性中間検査のための仮組立の工程が一切不要となり
、大幅に工数が低減する。
(3)サブマウント材料に高熱伝導性8i0セラミツク
を用いると、InP/InGaAsP系の半導体レーザ
チップの実装に対して極めて有効である。高熱伝導性8
i0セラミツクは。
を用いると、InP/InGaAsP系の半導体レーザ
チップの実装に対して極めて有効である。高熱伝導性8
i0セラミツクは。
熱膨張係数が3.7xlO””℃−1というものがあり
、InP / In Ga As Pの4.5X10”
°C−にかなり近い値であるので実装時の歪を最少限に
抑えることができ、きわめて高信頼度のInP / I
nGaAs P半導体レーザを得ることができる。
、InP / In Ga As Pの4.5X10”
°C−にかなり近い値であるので実装時の歪を最少限に
抑えることができ、きわめて高信頼度のInP / I
nGaAs P半導体レーザを得ることができる。
(4)サブマウント上に複数個の配線層を設けることが
可能なので、この配線層を利用して。
可能なので、この配線層を利用して。
各種のチップ部品(受光ダイオード、FEPトランジス
タ、および抵抗などの受動素子チップなど)を光半導体
素子チップの極めて近傍に実装することができ、光半導
体素子の多機能化、高周波特性の改善などに大きな効果
がある。
タ、および抵抗などの受動素子チップなど)を光半導体
素子チップの極めて近傍に実装することができ、光半導
体素子の多機能化、高周波特性の改善などに大きな効果
がある。
第1図は従来のサブマウントを用いて実装した光半導体
素子の断面図、第2図、第3図は本発明によるサブマウ
ントを用いて実装した光半導体素子の平面図、断面図、
第4図、第5図は本発明の一実施例を示す平面図、断面
図、第6図、第7図は本発明の他の実施例を示す平面図
、断面図、第8図、第9図は本発明のさらに別の実施例
を示す平面図、断面図である。 51 サブマウント用基板 52.53 配線層 54 バリヤ層 55 ソルダ一層 56.57 裏面メクライズ層 98Au−Mo混合層 第 1 図 第2 図 4/ 第 3rfJ 葛 4 図 第 5 図 86 図 第 7 図 第 8 図 拠 ′1 田 国分寺市東恋ケ窪1丁目280番 地株式会社日立製作所中央研究 所内 0発 明 者 小林正道 高崎市西横手町111番地株式会 社日立製作所高崎工場内
素子の断面図、第2図、第3図は本発明によるサブマウ
ントを用いて実装した光半導体素子の平面図、断面図、
第4図、第5図は本発明の一実施例を示す平面図、断面
図、第6図、第7図は本発明の他の実施例を示す平面図
、断面図、第8図、第9図は本発明のさらに別の実施例
を示す平面図、断面図である。 51 サブマウント用基板 52.53 配線層 54 バリヤ層 55 ソルダ一層 56.57 裏面メクライズ層 98Au−Mo混合層 第 1 図 第2 図 4/ 第 3rfJ 葛 4 図 第 5 図 86 図 第 7 図 第 8 図 拠 ′1 田 国分寺市東恋ケ窪1丁目280番 地株式会社日立製作所中央研究 所内 0発 明 者 小林正道 高崎市西横手町111番地株式会 社日立製作所高崎工場内
Claims (1)
- 【特許請求の範囲】 1、光半導体素子のチップを実装するためのサブマウン
トにおいて、高熱伝導性電気絶縁材料で?ツマラント基
体を構成し、かつ、+jブマウント基体の主面に部分的
なメタライズパターンを一つ以上形成し、前記メタライ
ズパターンの一つまたは複数個のパターン上に部分的に
ンルターーパターン層を設けたことを特徴とする光半導
体素子用サブマウントの構造。 2、前記ンルダパターン層の下部に、ンルダーパターン
層とメタライズパターン層との間の反応を防止するため
のバリヤパターン層を設けたことを特徴とする特許請求
の範囲第1項記載の光半導体素子用サブマウントの構造
。 3、前記の反応防止用バリヤパターン層を3層からなる
多層膜で構成し、第3層(最上層)のパターン形状が第
2層のパターン形状の内側に位置することを特徴とする
特許請求の範囲第2項記載の光半導体素子用サブマウン
トの構造。 4、前記の反応防止用バリヤパターン層の第3層(最上
層)と第2層との間に第3層構成金属と第2層構成金属
とからなる混合金属層を設けて4層からなるバリヤ層を
形成し、第3層(最上層)および前記混合金属層のパタ
ーン形状が。 第2層のパターン形状の内側に位置することを特徴とす
る特許請求の範囲第2項記載の光半導体素子用サブマウ
ントの構造。 5、前記サブマウント基体の材料に高熱伝導性8i0セ
ラミツク(8i0にBe0)ji、−添加した焼結体)
を用いた特許請求の範囲第1項記載の光半導体素子用サ
ブマウントの構造。 6、 メタライズパターン層を3層からなる多層膜で構
成し、第1層をTiまたはOr、第2層をMo、W、H
f、Ta、T iNのいずれか1つで形成し、第3層(
最上層)をAu。 Ag、Pd、Pt、Aノのいずれか1つで形成し、かつ
1反応防止用バリヤ層の第1層をTiiたはCr、第2
層をMo、W、Hf、TaTiNのいずれか1つで形成
し、第3層(最上層)をAu、Ag、Pd、Ptのいず
れか1つで形成し、第2層と第3層との間に第2層金属
と第3層金属との混合金属を設け、かつ、サブマウント
基本の材料に高熱伝導性8i0セラミツク(S ioに
BeOを添加した焼結体)を用いた特許請求の範囲第4
項記載の光半導体素子用サブマウントの構造。 7、前記サブマウント基体の主面上に配置された子用サ
ブマウントの構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58040681A JPS59167038A (ja) | 1983-03-14 | 1983-03-14 | 光半導体素子用サブマウントの構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58040681A JPS59167038A (ja) | 1983-03-14 | 1983-03-14 | 光半導体素子用サブマウントの構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59167038A true JPS59167038A (ja) | 1984-09-20 |
Family
ID=12587275
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58040681A Pending JPS59167038A (ja) | 1983-03-14 | 1983-03-14 | 光半導体素子用サブマウントの構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59167038A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6190488A (ja) * | 1984-10-09 | 1986-05-08 | Sony Corp | 半導体装置とその製造方法 |
JPS61125139A (ja) * | 1984-11-22 | 1986-06-12 | Nec Corp | 半導体装置 |
JPS61234588A (ja) * | 1985-04-11 | 1986-10-18 | Mitsubishi Electric Corp | 光半導体素子用サブマウント |
JPS62291153A (ja) * | 1986-06-11 | 1987-12-17 | Kyocera Corp | セラミツク配線基板 |
JPS62291154A (ja) * | 1986-06-11 | 1987-12-17 | Kyocera Corp | セラミツク配線基板 |
JPS632332A (ja) * | 1986-06-17 | 1988-01-07 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | ダイボンデイングプロセス |
JPS63132495A (ja) * | 1986-11-21 | 1988-06-04 | Mitsubishi Electric Corp | 光半導体素子用サブマウント |
JPS6428973A (en) * | 1987-07-24 | 1989-01-31 | Mitsubishi Electric Corp | Member for mounting optical semiconductor element chip |
WO1992015117A1 (en) * | 1991-02-25 | 1992-09-03 | Sumitomo Electric Industries, Ltd. | Wiring board |
EP1564803A1 (en) * | 2002-04-30 | 2005-08-17 | Sumitomo Electric Industries, Ltd. | Submount and semiconductor device |
-
1983
- 1983-03-14 JP JP58040681A patent/JPS59167038A/ja active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6190488A (ja) * | 1984-10-09 | 1986-05-08 | Sony Corp | 半導体装置とその製造方法 |
JPS61125139A (ja) * | 1984-11-22 | 1986-06-12 | Nec Corp | 半導体装置 |
JPS61234588A (ja) * | 1985-04-11 | 1986-10-18 | Mitsubishi Electric Corp | 光半導体素子用サブマウント |
JPS62291153A (ja) * | 1986-06-11 | 1987-12-17 | Kyocera Corp | セラミツク配線基板 |
JPS62291154A (ja) * | 1986-06-11 | 1987-12-17 | Kyocera Corp | セラミツク配線基板 |
JPS632332A (ja) * | 1986-06-17 | 1988-01-07 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | ダイボンデイングプロセス |
JPS63132495A (ja) * | 1986-11-21 | 1988-06-04 | Mitsubishi Electric Corp | 光半導体素子用サブマウント |
JPS6428973A (en) * | 1987-07-24 | 1989-01-31 | Mitsubishi Electric Corp | Member for mounting optical semiconductor element chip |
WO1992015117A1 (en) * | 1991-02-25 | 1992-09-03 | Sumitomo Electric Industries, Ltd. | Wiring board |
US5369220A (en) * | 1991-02-25 | 1994-11-29 | Sumitomo Electric Industries Ltd. | Wiring board having laminated wiring patterns |
EP1564803A1 (en) * | 2002-04-30 | 2005-08-17 | Sumitomo Electric Industries, Ltd. | Submount and semiconductor device |
EP1564803A4 (en) * | 2002-04-30 | 2008-09-03 | Sumitomo Electric Industries | EMBASE AND SEMICONDUCTOR DEVICE |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4840924A (en) | Method of fabricating a multichip package | |
KR960002495B1 (ko) | 개량된 리드를 갖는 반도체장치 | |
US4494688A (en) | Method of connecting metal leads with electrodes of semiconductor device and metal lead therefore | |
US6033931A (en) | Semiconductor device including stacked chips having metal patterned on circuit surface and one edge side of chip | |
KR0135739B1 (ko) | 반도체 칩에 전기적 상호접속을 제공하기 위한 구조물 및 그의 제조방법 | |
JPH0145976B2 (ja) | ||
GB2274353A (en) | Connections for semiconductor devices | |
KR100304993B1 (ko) | 범프형집적회로패키지용막회로금속시스템 | |
JPH02271558A (ja) | 半導体装置及びその製造方法 | |
JPS59167038A (ja) | 光半導体素子用サブマウントの構造 | |
US10660202B1 (en) | Carrier structure and manufacturing method thereof | |
GB2235090A (en) | "Contacts for semiconductor transducers" | |
JPS6074539A (ja) | 光半導体素子用サブマウント | |
JPH0470793B2 (ja) | ||
CA1244147A (en) | Die bonding process | |
KR100497193B1 (ko) | 반도체 소자의 본딩 패드와 이의 형성 방법 | |
JPH0363813B2 (ja) | ||
CA1153128A (en) | Electrical circuit assemblies | |
US20220013486A1 (en) | Semiconductor composite structure, method for making the same, and semiconductor device having the same | |
JPH03252155A (ja) | 半導体パッケージ | |
JPH0198253A (ja) | 立体型半導体装置の製造方法 | |
JPH0563955B2 (ja) | ||
KR20060043291A (ko) | Bga 패키지 및 그 제조 방법 | |
JPS6260836B2 (ja) | ||
JPS61225839A (ja) | バンプ電極の形成方法 |