JPS59167038A - 光半導体素子用サブマウントの構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は光半導体素子の実装に使用するサブマウントの
構造および製作方法ζこ関するものである。

〔背景技術〕 従来、光半導体素子、特ζこレーザーダイオードなどに
おいては、金属やＳｉなどから成るサブマウントと称す
る小片に半導体チップをボンディングしたのち、ステム
に実装するという手法が一般に採用されている。また、
サブマウントの材料として、熱伝導性が高く、かつ電気
絶縁性の高い材料（ＩＩ−Ａ型ダイヤモンド、酸化ベリ
リウム〔ベリリア〕、高熱伝導性８ｉ０セラミックなど
）を使用した素子が提案されている。

第１図は、高熱伝導性８ｉ０セラミツク（８ｉ０にＢｅ
またはＢｅ含有化合物及びＢ″！たはＢ含有化合物の１
種または２種以上を添加し、ち密に焼結された電気絶縁
性基板）をサブマウントに用いた半導体レーザ装置の構
造の例を示す断面図である。サブマウント２１上には、
ソルダ一層２３を含むメタライズ層が設けられている０
半導体レーザのチップ２２を上記サブマウント２１上に
ソルダー２３により接合した後、ソルダーまたは熱伝導
性接着剤２５によりサブマウントがステム２４に接合さ
れてりる。また、チップの上部電極はＡｕ線２６により
給電端子２７に接続されている。一方、チップの下面電
極は、ソルダ一層を含むメタライズ層、Ａｕペデスタル
２０．Ａｕ線２８を介して他方の給電端子２９に接続さ
れている。

しかし、上述の従来の素子構造では、チップ下面電極を
外部に引出すためζこ、Ａｕペデスタル２０などで構成
したワイヤポンディングパッドをサブマウント上に新た
に設けたことにより、製造工数が増加し、かつ、上記実
装工程の自動化が妨げられていた。また、後述するよう
に、半製品状態での特性中間検査が容易ではなかった。

〔発明の目的〕

本発明の目的は、光半導体素子の実装工程の簡素化と自
動化に寄与するサブマウントの構造を提供することにあ
る。

〔発明の概要〕

本発明は、ワイヤポンディングパッドや夕°イボンディ
ングパッド、あるいは両者を接続する配線層をサブマウ
ント主面に部分的に設けたことを特徴としている。これ
により、従来のＡｕパヂスタルを使用しなくてもチップ
下部電極を容易に外部に引出すことができ、また、サブ
マウント上に実装したチップの特性を検査することがき
わめて容易になり、同時に自動実装が可能となった。

以下１本発明によるサブマウントの基本構造とその実装
例を第２図（平面図）、第３図（断面図）に示す。まず
、サブマウント３１を構成する基板（例えは、直径約５
０ｍｍの高熱伝導性８３０セラミツク基板）の主面に、
配線層４０．４１を部分的にメタライズして形成する。

必要ならば、裏面にもメタライズを施す。ついで、上記
のパターンニングのピッチにしたがって適当なサイズの
小片に切断してサブマウント３１を製作スる。

次に、配線層４０上ｌこ半導体チップ３２をボンディン
グし、ついで、チップの上部電極と他の配線層４１と一
’ｐＡｕ線３６で接続する。上記の組立工程を経た実装
品に対しては、特性試験装置の触針がサブマウント上の
２つの配線層４０．４１に容易に接触できるので、製品
の中間検査が従来に比べて極めて容易になる。

中間検査の終了した半製品は、ソルダーまたは熱伝導性
接着剤３５を用いてステム３４に接合される０ついで、
配線層４０，４１と給電端子３７゜３９とをＡｕ線３８
．４２で接続する。

Ａｕペデスタルを用いる必要のない本発明のサブマクン
トハ、実装工程の簡素化と自動化にも寄与するところが
大きい。

〔発明の実施例〕

以下１本発明の実施例を示す。

実施例１ 第４図、第５図は各々本発明の一実施例を示す平面図、
および第４図の５ｓ”７−の断面図である。

製造方法と構造について以下に説明する。

まず、サブマウント用の熱伝導性８ｉ０セラミツク基板
５１の裏面に、基板を４００〜５００℃に加熱しながら
Ｎ３層５６を膜厚約４０００人真空類着し、ついで基板
温度約２００℃においてＡｕ層５７を約２０００人真空
類着して裏面のメタ２イズ層を形成した〇 次に、基板を２００〜３００℃に加熱しながら。

基板表面ζこＴｉ層６１（膜厚３００〜７００λ）。

ＭＯ層６２（１０００〜４０００λ）、Ａｕ層６３（０
，８〜２．０μｍ）を順次連続して真空蒸着した。次に
１通常のホトレジスト技術いたリングラフィ技術を用い
て選択的にノくターンエツチングを行ない、配線層５２
．５３を形成した。次に、基板を１５０〜２００℃に加
熱しながら、再度表面全面にＴｉ層６４（膜厚３００〜
７００人）。

Ｍｏ層６５（４０００〜７０００人）、Ａｕ層６６（３
００〜６００人）を順次連続して真空蒸着した。ついで
、ホトレジスト技術を用いて選択的にパターンエツチン
グを行ない、バリヤ層５４を形成した。

次に、パターンニングを施したサブマウント主面全面に
、厚さ３〜５μｍのポジ型レジスト膜を塗布し、ホトレ
ジスト技術によりソルダーツク、ド５５に相当する形状
（例えば４００Ｘ５００μｍ）の窓をレジスト膜に設け
た。ついで、上記のレジスト膜ヲ被着した状態で、この
面にｐｂとＳｎからなるソルダはを厚さ２〜４μｍ真空
蒸着した０ついで、レジストを溶解しうる有機溶剤（例
えはアセトン）中番こ試料を浸漬し、超音波振動を溶剤
に加えてレジスト膜とレジスト膜上のＰ　ｂ　／　Ｓ　
ｎソルダーを溶解・除去する。いわゆる「す７トオ７法
」を用いることにより、ソルダーパッド５５を選択的に
形成した。Ｐｂ／Ｓｎソルダーパッドの組成比について
は、ソルダーパッド上に実装するチップの電極構造や最
適作業温度を考慮して自由に調整すれはよい。−例を挙
げれは、Ｐｂ４０ｗｔ、％、８ｎ　６０ｗｔ、％である
。

最後に、第４図に示すように、パターンニングのピッチ
にしたがって熱伝導性８ｉ０セラ、り基板を切断して１
例えば、横約１．５ｍｍ、縦約１．２ｍｍの大きさのサ
ブマウントを製作した。

半導体チップ側に予めソルダ一層が設けられている場合
や、チップを導電性の樹脂を用いて接合したり、あるい
は熱圧着法によりチップを直接配線層５２の上に接合す
る場合には、上述のソルダ一層５５とバリヤ層５４Ｆｉ
不要となる。

バリヤ層５４は、Ｐｂ／Ｓｎノルダー５５と配線層最上
層のＡｕ層６３との合金化反応を防止するためのもので
ある。

上記方法で製作したサブマウントのソルダーパッド５５
に半導体チップ（図示せず）を載置し。

適肖な温度でチップをサブマウントの配線層５２に接合
した。捷た。上記チップボンド後に、チップ上部電極と
配線層５３そワイヤボンディング法により接続しておけ
は、チップの電気的・光学的な検査が極めて容易になる
。従来、チップが約４００μｍ×約３００μｍ×約１０
０μｍ厚と小さいので取扱いが容葛でなく、かつ、チッ
プの機械的強度の点から、充分な圧力でチップの電極上
に検査用の触針を立てることができなかった。しかし１
本実施例のサブマウントを用いれは１例えは、第４図に
示す２つの配線層５２．５３上の右側の部分に充分な触
針圧をもって測定触針をあてられるから、正確かつ、迅
速なチップの特性検査が可能となった。また、サブマウ
ントにグー、プをボンディングした状態での半製品の特
性を測定する中間検査の自動化は、上記の理由によりな
かなか困難とされていたが１本実施例によるサブマウン
ト上にチップをボンディングすることにより。

半製品の状態での検査を自動化し、高速選別することが
可能となった。従来は、配線層を具備しない従来型のサ
ブマウント上にチップモボンディングしたのち、サブマ
ウントをステムに接合し、所定のワイヤボンディングを
行ない１例えは第１図に示した状態をこ仮組立てをした
のちに特性検査を実施していた。そして、良品について
はサブマウントをステムからはずしたのち、再度、所望
のパッケージにサブマウント上組込むという手法を用い
ていた。しかし、チップを本実施例によるサブマウント
をこボンディングすることにより、従来の仮組立、ステ
ムからの取りはずし、などの工程が一切不要となった。

実施例２ 第６図、第７図に１部分的にメタライズした配線層パタ
ーンを三つ持つサブマウントの平面図。

断面図を示す。本冥施例では、Ｐｂ／ａｎンルダーソル
線層との合金化反応を防止するバリヤ層の構造がさらに
改良筋れている。以下に、その製作方法と構造とを詳細
に説明する。

まず、サブマウント用基飯（熱伝導Ｓ　ｒ　Ｏセラミッ
ク）７１の裏面に、基板を２００〜５００°Ｃに加熱し
ながらＯｒ層７８を膜厚３００〜７００人、Ｎｉ層７９
を膜厚３０００〜５０００λ真空蒸着し、ついで基板温
度約２００°ＣでＡｕ層８０を約２０００人真空蓋着し
て裏面のメタライズ層を形成した。

次に、基板を２００〜３００υに加熱しながら。

基板表面にＴｉ層８１（膜厚３００〜７００人）。

ＭＯ層８２（膜厚（１０００〜４０００人）、Ａｕ層８
３（膜厚０．８〜２．０μｍ）を順次真空蒸着した０ 次に、ホトレジスト技術を用いて選択的にパターンエ、
テングそ行ない、配線層７２，７３゜７４を形成した。

ついで、パターンニング１またサブマウント主面全面に
、厚さ２〜３μｍのボヅ型レジスト膜を塗布し、ホトレ
ジスト技術によ゛リバリャ層７５の形状に相当する窓（
例えは４３０ｘ５３０μｍ）をレジスト膜に設けた。つ
いで、上記のレジスト膜を被着した状態で、この面にＴ
ｉ層８４（膜厚３００〜７００人）、Ｍｏ層８５（膜厚
３０００〜７０００λ）、Ａｕ層８５（膜厚３００〜６
００人）を順次連続蒸着した。

次に、ホトレジスト技術により上記蒸着膜上に。

バリヤ層の最上層に相当するパターン形状（本実施例で
はＡｕ層パターン７６）の島状レジス）ＩＩＩを形成す
る。（このパターンは、前記のレジスト窓の内側に形成
され、レジスト窓のサイズよりもやや小さくしである。

島状レジスト膜のサイズは、−例そ洋げれは、４１０ｘ
５１０μｍである。）ついで、レジスト膜をマスクとし
てＡｕ層を選択的に工、チングし、Ａｕ＃パターン７６
を形成した。ついで、窓をもつ前記のレジスト膜を利用
して、レジスト剥離剤と超音波撮動ζこより、前記のＴ
ｉ層とＭＯ層をり７トオフし、バリヤパターン層７５（
８４，８５）を形成した。

次に、再度全面に厚さ３〜５μｍのポジレジスト膜を塗
布し、ホトレジスト技術によりソルダーバッド７７に相
当する形状（例えば４００　Ｘ　５００μｍ）の窓をレ
ジスト膜に設けた。ついで、上記レジスト膜を被着した
状態で、この面にＰｂ／Ｓｎンルダーソルさ２〜４μｍ
真空蒸着した。ついで。

実施例１と同様にリフトオフ法によりＰ　ｂ　／　８　
ｎソルダーパ、ドア７を選択的に形成した。

最後に、第６図に示すように、パターンニングのピッチ
にしたがって基板を切断し、サブマウントを製作した。

本実施例によるサブマウントでは、サブマウント上にチ
ップ（図示せず）を実装した後、第６図に示す上方の配
線層７２−７３または７２−７４に触針をあてることに
より、高速の中間検査を行なうことが可能であり、また
、その自動化も容易である。

また１本実施例によるサブマウントでは、ワイヤボンデ
ィング中継用配線層（７３，７４）か二つ設けられてい
るので、左右いずれの側にもリード線を引出すことがで
き１種々の端子構造をもつステムにも適応できる利点が
ある。

さらに、バリヤ層の最上層に位置するＡｕ層パターン７
６を、バリヤパターン層７５（８４゜８５）よりも小さ
めに形成しているので、実施例１で示したサブマウント
よりもいっそう信頼性が向上した。すなわち、実施例１
で示した構造では。

バリヤパターン層の最上層のＡｕ層パターン（第５図６
６）と、その下にあるバリヤパターン層（第５図６５．
６４）の大きさが同一であるため。

チップボンティング時にＡｕパターン層全面と反応した
ソルダーは、その後の高温動作テスト中に配線層（第５
図５２）上に流れ出し、配線層のＡｕ（第５図６３）と
過度に反応するため、配線層の電気抵抗が著るしく変動
するというトラブルが生じることがあった。

しかし１本実施例２によるバリヤ構造では、ソルダーは
Ａｕ層パターン７６の全面と反応した後は、高温動作テ
スト中においても、バリヤ層の露出部分を乗越えて配線
層７２の上にソルダーが流れ出すということは一切なく
なり、よりいつそり高い信頼性を得ることができた。

実施例３ ただ一つの配線層をもつサブマウントの例を第８図（平
面図）に示す。サブマウント基板９１上に配線パターン
９２が設けられており、婆らに。

配線層９１上にバリヤ層９３．Ａｕ層パターン９４、ソ
ルダ一層９５が設けられている。構造および製作方法は
、基本的には実施例２で述べたものと同様なので省略す
るが、第９図に示すように。

バリヤ層の構造がやや異なっており、改良が加えられて
いる。以下、これについて詳細に説明する。

第９図は１本実施例によるバリヤ層の構造を示す断面図
である。まず、リフトオフ用のレジスト膜を設けた後、
配線層９２上にＴｉ層９６を膜厚３００〜７００人真空
蒸着し、ついでＭＯ層９７そ膜厚３０００〜７０００人
蒸着した。この際、Ｍｏの蒸着が完全に終了しきらない
時点でＡｕ層９４の蒸着を開始する。すなわち、Ａｕ層
とＭ。

層の境界に両省の混合層９８を厚さ１００〜３００人形
成し、その上にＡｕ層９４を厚さ３００〜５００人形成
した。

次に、ホトレジスト技術によりＡｕおよびＡｕ−Ｍ　ｏ
混合層を選択的にエツチングし、バリヤ層９３上にＡｕ
パターン層９４を形成した。ついで。

リフトオフ法によりバリヤパター　ン層９３を形成した
。ついで、実施例２と同様り方法によりソルダーパッド
９５を形成した。　一 本実施例によるバリヤ層の構麺は、バリヤ層に対するソ
ルダーの濡れ性がきわめてすぐれている。

すなわち、実施例旧こ示したバリヤ層の構造では。

長時間の高温放置テストにおいて、バリヤ層に対するツ
ルグーの濡れ性が低下することがあった。

これは、バリヤ層の最上部に位置するＡｕ層が高温放置
中ｔこソルダーに完全に吸収されてしまめ。

その後は、ソルダーに対して濡れ性をもたないＭｏ面に
ソルダーが接するようになるためと思われる。

これに対し９本実施例のバリヤ構造は、第９図に示すよ
うにＡｕ層９４とＭｏ層９７との境界にＡｕ−Ｍｏ混合
層９８が存在するめで、Ａｕ層９４がソルダーに吸収さ
れた後、さらに混合層９８中のＡｕとソルダーが反応し
ても、ソルダ一層９５は充分な機械的強度でバリヤ層９
３に濡れていることができる。

以上のように１本実施例によるバリヤ構造を採用するこ
とにより実施例２に示したサブマウントよりもさらに一
段と高い信頼度のサブマウントを得ることができた。

以上の説明では、サブマウント基板として熱伝導性８ｉ
０セラミツクを用いたが、ＩＩＡ型ダイヤモンドやペリ
ＩＪアなどの高熱伝導性絶縁物も使用できる。さらに、
微少な電力しか消費しないような光半導体チップを実装
する場合には、必ずしも高熱伝導性が必要ではなく、ア
ルミナのような通常のセラミック基板をｍ−ることも可
能である０また。配線層を構成する第１層金属は、基板
とその密着性を高めるために使用しているコンタクトメ
タルであるので、ＴＩの他にＯｒなども使用可能である
。配線層を構成する第２層目の金属は。

最上層の金属と第１層金属（例えばＡｕ）との相互拡散
防止するための拡散バリヤ層として作用するもノテあり
１Ｍｏの他にＷやＨｆ、Ｔａ、ＴｉＮなどの材料も使用
できる。配線層最上層金属は。

主として電気伝導を目的としてお））、Ａｕ以外にＡｇ
＋Ｐｄ、Ｐｔ、Ａｊｌなどの配綜材料も使用可能である
。

さらに、バリヤ層を構成するｇｔ層金金属、配線層との
密着性を高めるためのコンタクトメタルであるのでＴｉ
以外にＯｒなども使用可能である。

配線層を構成する鎖２層目の金属は、主としてソルダ一
層と配Ｉｗ層最上層金属との合金化反応を防止するため
のバリヤ層であり、Ｍｏの他にＷやＨｆ、Ｔａ、ＴｉＮ
７＋：どの材料を用いることができる。バリヤ層の上部
に位置する第３層目の金属Ｆｉ、ｚ＜ＩＪヤ層上面の酸
化を防止し、かつ、ソルダーとの濡れ性を確保する役割
をもっているので。

Ａｕ以外にＡｇやＰｄ、ＰＬなども使用可能である０ さらに、ソルダーパッドの材質はＰ　ｂ　／　８　ｎソ
ルダーに限定されるものでナク、半導体チップのダイボ
ンディングζζ使用できる材質であれはよい。

例えは、Ｉｎ、Ｉｎ／８ｎ、Ｓｎ／Ａｇ、Ａｕ／８　ｎ
　、Ａ　ｕ　／　Ｇ　ｅ　、　Ａ　ｕ　／　８１など多
数の材質が使用可能である。

また、金属の被着法については、真空蒸着法を用いた例
を述べたが、スパッタ法、イオンブレーティング法、メ
ッキ法などが応用できることは言うまでもない。特に、
スパッタ法やイオンブレーティング法を用いた場合には
、前述のコンタクトメタル層を省略できる場合がある０ さらに、金属層を選択的に形成する方法として。

ホトレジスト技術を用いた工、チング法や、す７トオ７
法１選択メッキ法の他に、メタルマスクなどを用いた選
択蒸着法１選択スパッタ法が採用できる。例えは、金属
製の蒸着マスクを用いてソルダーの選択蒸着を行ない、
ソルダーパッドを形成する手法である。

〔発明の効果〕

本発明によるサブマウントを光半導体素子に採用するこ
とにより、下記ｉこ述べるすぐれた効果を得ることがで
きる。

（１）組立工程が簡略化され、かつ、自動実装がきわめ
て容易になる。

（２）半製品状態での特性中間検査がきわめて容易にな
り、かつ、高速の自動選別検査か可能である。このため
、特性中間検査のための仮組立の工程が一切不要となり
、大幅に工数が低減する。

（３）サブマウント材料に高熱伝導性８ｉ０セラミツク
を用いると、ＩｎＰ／ＩｎＧａＡｓＰ系の半導体レーザ
チップの実装に対して極めて有効である。高熱伝導性８
ｉ０セラミツクは。

熱膨張係数が３．７ｘｌＯ””℃−１というものがあり
、ＩｎＰ　／　Ｉｎ　Ｇａ　Ａｓ　Ｐの４．５Ｘ１０”
°Ｃ−にかなり近い値であるので実装時の歪を最少限に
抑えることができ、きわめて高信頼度のＩｎＰ　／　Ｉ
ｎＧａＡｓ　Ｐ半導体レーザを得ることができる。

（４）サブマウント上に複数個の配線層を設けることが
可能なので、この配線層を利用して。

各種のチップ部品（受光ダイオード、ＦＥＰトランジス
タ、および抵抗などの受動素子チップなど）を光半導体
素子チップの極めて近傍に実装することができ、光半導
体素子の多機能化、高周波特性の改善などに大きな効果
がある。

【図面の簡単な説明】

第１図は従来のサブマウントを用いて実装した光半導体
素子の断面図、第２図、第３図は本発明によるサブマウ
ントを用いて実装した光半導体素子の平面図、断面図、
第４図、第５図は本発明の一実施例を示す平面図、断面
図、第６図、第７図は本発明の他の実施例を示す平面図
、断面図、第８図、第９図は本発明のさらに別の実施例
を示す平面図、断面図である。 ５１　サブマウント用基板 ５２．５３　　配線層 ５４　バリヤ層 ５５　ソルダ一層 ５６．５７　　裏面メクライズ層 ９８Ａｕ−Ｍｏ混合層 第　１　図 第２　図 ４／ 第　３ｒｆＪ 葛　４　図 第　５　　図 ８６　図 第　７　図 第　８　図 拠　′１　田 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　小林正道 高崎市西横手町１１１番地株式会 社日立製作所高崎工場内

Claims (1)

1. 【特許請求の範囲】 １、光半導体素子のチップを実装するためのサブマウン
   トにおいて、高熱伝導性電気絶縁材料で？ツマラント基
   体を構成し、かつ、＋ｊブマウント基体の主面に部分的
   なメタライズパターンを一つ以上形成し、前記メタライ
   ズパターンの一つまたは複数個のパターン上に部分的に
   ンルターーパターン層を設けたことを特徴とする光半導
   体素子用サブマウントの構造。 ２、前記ンルダパターン層の下部に、ンルダーパターン
   層とメタライズパターン層との間の反応を防止するため
   のバリヤパターン層を設けたことを特徴とする特許請求
   の範囲第１項記載の光半導体素子用サブマウントの構造
   。 ３、前記の反応防止用バリヤパターン層を３層からなる
   多層膜で構成し、第３層（最上層）のパターン形状が第
   ２層のパターン形状の内側に位置することを特徴とする
   特許請求の範囲第２項記載の光半導体素子用サブマウン
   トの構造。 ４、前記の反応防止用バリヤパターン層の第３層（最上
   層）と第２層との間に第３層構成金属と第２層構成金属
   とからなる混合金属層を設けて４層からなるバリヤ層を
   形成し、第３層（最上層）および前記混合金属層のパタ
   ーン形状が。 第２層のパターン形状の内側に位置することを特徴とす
   る特許請求の範囲第２項記載の光半導体素子用サブマウ
   ントの構造。 ５、前記サブマウント基体の材料に高熱伝導性８ｉ０セ
   ラミツク（８ｉ０にＢｅ０）ｊｉ、−添加した焼結体）
   を用いた特許請求の範囲第１項記載の光半導体素子用サ
   ブマウントの構造。 ６、　メタライズパターン層を３層からなる多層膜で構
   成し、第１層をＴｉまたはＯｒ、第２層をＭｏ、Ｗ、Ｈ
   ｆ、Ｔａ、Ｔ　ｉＮのいずれか１つで形成し、第３層（
   最上層）をＡｕ。 Ａｇ、Ｐｄ、Ｐｔ、Ａノのいずれか１つで形成し、かつ
   １反応防止用バリヤ層の第１層をＴｉｉたはＣｒ、第２
   層をＭｏ、Ｗ、Ｈｆ、ＴａＴｉＮのいずれか１つで形成
   し、第３層（最上層）をＡｕ、Ａｇ、Ｐｄ、Ｐｔのいず
   れか１つで形成し、第２層と第３層との間に第２層金属
   と第３層金属との混合金属を設け、かつ、サブマウント
   基本の材料に高熱伝導性８ｉ０セラミツク（Ｓ　ｉｏに
   ＢｅＯを添加した焼結体）を用いた特許請求の範囲第４
   項記載の光半導体素子用サブマウントの構造。 ７、前記サブマウント基体の主面上に配置された子用サ
   ブマウントの構造。