JP2001127370A - 半導体素子搭載用サブマウント - Google Patents
半導体素子搭載用サブマウントInfo
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Abstract
が合金化し難く、金属ロウ材層の組成変化による融点上
昇が生じ難く、金属ロウ材層の接合性の劣化を防ぐこ
と。 【解決手段】無機絶縁基板上1に、密着性金属層2およ
び拡散防止層3を順次積層するとともに、該拡散防止層
3上にAu層4と半導体素子接合用の金属ロウ材層5と
を所定間隔を開けて分離させてそれぞれ設けて成る半導
体素子搭載部を形成した。
Description
ラミック等からなる半導体素子搭載用サブマウント、ま
たはLD,PD等の光半導体素子を搭載し配線パターン
およびヒートシンクを有する半導体素子搭載用サブマウ
ント、さらには光ファイバと光半導体素子を搭載するた
めの溝付きの半導体素子搭載用サブマウント等であっ
て、光半導体素子および各種電子部品をマウントし接合
するための金属ロウ材層または他の母基板(マザーボー
ド)上に接合し搭載するための金属ロウ材層を設けたも
のに関する。
半導体素子搭載部の断面図を図2に示す。同図におい
て、1はアルミナ(Al2O3)セラミック等からなる無
機絶縁基板、2は無機絶縁基板1に対して密着性の良好
なTi等からなる密着性金属層、3は密着性金属層の成
分が上側のAu層4に拡散するのを防止する拡散防止層
(以下、バリア層ともいう)、4は主導電層としてのA
u層であり、そしてAu層4上に、他の電子部品等の電
極と接合するためのAu−Sn合金等からなる低融点の
金属ロウ材層5が積層される。これらの密着性金属層
2,拡散防止層3,Au層4および金属ロウ材層5によ
って半導体素子搭載部が構成される。
搭載用サブマウントにおいて、従来、Au層4を主導電
層とする半導体素子搭載部上にLSI,IC等の各種半
導体素子および光半導体素子等を接合しマウントする場
合、Au−Sn合金等からなる金属ロウ材をリボン状に
加工したプレフォームをAu層4上に載置し、そのプレ
フォームを加熱しながらその上に光半導体素子等を載置
して接合していた。しかしながら、このような接合方法
および接合構造では、前記プレフォームの厚みが一般に
30μm以上と厚いため、そのボリュームの制御が難し
く、また作業性が悪いため高コスト化するという問題が
あった。
法,蒸着法等の薄膜形成法、および2層レジスト法等の
リフトオフ法によってパターン形成するようになってき
ている。また、半導体素子搭載用サブマウントを他のマ
ザーボード等に搭載する場合、半導体素子搭載用サブマ
ウントの下面(接合面)の半導体素子搭載部上に金属ロ
ウ材層をメッキ法により形成していた。
り成膜される金属ロウ材の厚さは1〜10μmと薄いた
め、ロウ付けした際に下地のAu層が金属ロウ材内に融
け込み、金属ロウ材の組成が変化していた。その場合、
金属ロウ材の融点が上昇して、接合性が劣化するという
問題があった。また、LSI,IC等用の半導体素子搭
載用サブマウントでは、高周波用の場合Au層4の厚さ
を4〜10μmと厚くする必要があり、そのため金属ロ
ウ材の厚さも厚くしなければならず高コスト化してい
た。さらに、光半導体素子搭載用のものの場合金属ロウ
材の厚さは3μm程度と厚くする必要があるが、Au層
4の厚さも1μm程度必要であった。従って、金属ロウ
材の溶融時に、Au層4からのAuの融け込みにより金
属ロウ材の組成変化が起こり、融点が上昇し、接合性が
劣化するという不具合が発生していた。
に、セラミック等の無機絶縁基板1上に密着性金属層
2,バリア層3,Au層4が形成され、さらに低融点の
金属ロウ材層5を設けた半導体素子搭載用サブマウント
において、金属ロウ材層5の直下のAu層4が予め除去
されてあり、金属ロウ材層5の直下にはバリア層3が存
在することにより、金属ロウ材層5へのAuの溶け込み
を抑制し、金属ロウ材層5の組成変化が生じ難いように
したものを提案した(従来例1:特願平10−2853
66号)。
直下のAu層4が予め除去され、バリア層3上に直接金
属ロウ材層5が積層されているため、Au層4からのA
uの融け込みはほとんどない。従って、金属ロウ材層5
の加熱時にその組成はほとんど変化せず、またバリア層
3はAu層4および金属ロウ材層5との密着性がよく、
さらに金属ロウ材層5へのバリア層3成分の融け込みは
実用上ほとんどない。よって、金属ロウ材層5の加熱時
にその融点は上昇せず、良好なロウ付けによる接合性が
得られる。
以下のような問題が生じた。即ち、図3に示すように、
Au層4と金属ロウ材層5とはそれらの端縁部同士が接
触しており、金属ロウ材層5の溶融時にAu層4中のA
u成分が金属ロウ材層5に融け込み合金化するため、金
属ロウ材層5の組成が変化し、その融点が上昇して接合
性が劣化することがあるのが判った。
れたものであり、その目的は、Au層からの金属ロウ材
層へのAuの溶け込みによる金属ロウ材層の組成変化お
よび融点上昇がなく、良好なロウ付けによる接合性が得
られるものとすることにある。
用サブマウントは、無機絶縁基板上に、密着性金属層お
よび拡散防止層を順次積層するとともに、該拡散防止層
上にAu層と半導体素子接合用の金属ロウ材層とを所定
間隔を開けて分離させてそれぞれ設けて成る半導体素子
搭載部を形成したことを特徴とする。
とAu層とが直接接しておらず隙間が設けられているた
め、金属ロウ材層の加熱時にAuと金属ロウ材層とが合
金化せず、金属ロウ材層の組成変化による融点上昇が生
じない。よって、金属ロウ材層の接合性の劣化を防ぐこ
とができる。
定間隔が0.1〜100μmであることを特徴とする。
これにより、金属ロウ材層に影響を与えないようにして
小さな隙間を形成することができる。
ウントについて以下に説明する。図1は本発明の半導体
素子搭載用サブマウントの部分断面図であり、1はアル
ミナセラミック,窒化アルミニウム(AlN)セラミッ
ク,炭化珪素(SiC)セラミック等のセラミック、S
i、石英、ガラスセラミック等の無機絶縁性材料からな
る無機絶縁基板、2はTi,Cr,Ni−Cr,Ta等
からなる密着性金属層、3はPt,Pd,Ni−Cr,
TiW等からなる拡散防止層、4はAu層、5はAu−
Sn合金ロウ材,Au−Ge合金ロウ材,Pb−Sn半
田,In−Sn半田等からなる金属ロウ材層である。こ
れらの密着性金属層2,拡散防止層3,Au層4および
金属ロウ材層5は半導体素子搭載部を構成し、メッキ法
あるいは蒸着法,スパッタリング法等の薄膜形成法によ
り順次積層され、公知のフォトリソグラフィ法により所
望の配線パターン加工が施される。
を以下のようにして形成する。公知の2層レジスト法に
よりAu層4上にリフトオフパターンを形成し、リフト
オフパターンから露出しているAu層4をエッチング除
去する。次に、所定の厚さの金属ロウ材層5を薄膜形成
法により成膜し、その後ポジレジスト剥離液に浸漬し、
不要なレジスト部をリフトオフし金属ロウ材層5をパタ
ーン形成した。このリフトオフ法は、2層レジスト法に
限らず、3層レジスト法,画像反転レジスト法等による
ものであってもよい。
4との所定間隔(以下、間隔という)は0.1〜100
μmが好ましく、0.1μm未満の場合、金属ロウ材層
5を加熱溶融した際に金属ロウ材層5とAu層4とが接
触するとともに合金化していくため、金属ロウ材層5の
融点が上昇し易い。100μmを超えると、密着性金属
層2と拡散防止層3による導通抵抗が高いため、半導体
素子搭載部としての電気抵抗が大きくなる。
0nmがよく、10nm未満では拡散防止性が不十分で
あり密着性金属層2と金属ロウ材層5とが反応を起こ
し、1500nmを超えると拡散防止層3の密着性が劣
化する。密着性金属層2,Au層4の厚さについては特
に限定するものではないが、密着性金属層2の厚さは6
0〜1200nm程度であり、Au層4の厚さは200
〜5000nm程度である。金属ロウ材層5の厚さは2
〜10μmがよく、2μm未満では、金属ロウ材のボリ
ュームが小さいため、無機絶縁基板1と半導体素子間に
ボイド、即ち金属ロウ材内に不要な空孔が発生し易い。
10μmを超えるとリフトオフ法等による金属ロウ材層
5のパターン形成が困難になる。
30〜450℃)のものがよく、加熱時間を短くしてA
u層4との反応が生じ難いものとなる。
素子搭載用サブマウントに半導体レーザ6を搭載した場
合の部分断面図,平面図を示した。図4において、6a
はTi層,Pt層,Au層を順次積層して成るベース電
極用のバックメタル層、6bはボンディングワイヤ(図
示せず)等により駆動信号が入力され、Agロウ材等か
らなる入力電極用のメタライズ層、6cはレーザ光の発
光部である。なお、図4および図5では、半導体レーザ
6のサブマウントとしての半導体素子搭載用サブマウン
トを示したが、本発明はこのようなサブマウントに限ら
ず、LSI,IC等を搭載するサブマウントおよび配線
基板にも適用できることはいうまでもない。
に示すように、配線導体層をなしかつ主導体層としての
Au層4の一部を金属ロウ材層5に置き換えた構成であ
り、その金属ロウ材層5上に半導体素子の電極等が載置
接合される。従って、Au層4はより複雑なパターンを
形成してもよいし、また金属ロウ材層5の周囲を取り囲
むように形成する、あるいは金属ロウ材層5の一部分,
一辺縁部にのみ隣接するように形成してもよい。
時にAuと金属ロウ材層とが合金化し難く、金属ロウ材
層の組成変化による融点上昇が生じ難い。よって、金属
ロウ材層の接合性の劣化を防ぐことができるという作用
効果を有する。
ものではなく、本発明の要旨を逸脱しない範囲内におい
て種々の変更を行なうことは何等差し支えない。
ウントを以下のようにして構成した。アルミナセラミッ
クからなる無機絶縁基板1の主面に、厚さ0.1μmの
Tiからなる密着性金属層2、拡散防止層(バリア層)
3、厚さ1.0μmのAu層4を、スパッタリング法に
より順次積層させ、フォトリソグラフィ法により所望の
パターンとなるようにパターン加工した。次に、2層レ
ジスト法によりAu層4上にAu−Sn合金からなる金
属ロウ材層5用のリフトオフパターンを形成し、そのリ
フトオフパターンから露出しているAu層4をエッチン
グ除去し、Au−Sn合金からなる金属ロウ材層5をス
パッタリング法により成膜し、その後ポジレジスト剥離
液に浸漬して不要なレジスト部をリフトオフし、金属ロ
ウ材層5をパターン形成した。
属ロウ材層5の厚さを種々に変化させ、かつ間隔を0〜
100μmの間で変化させた場合に、半導体素子搭載部
および金属ロウ材層5の密着性,表面光沢性を測定評価
した結果を表1に示す。
は以下のように行った。金属ロウ材層5の融点(280
℃)より20〜50℃程度高い温度に保持したヒータブ
ロック上に半導体素子搭載用サブマウントを載置し、そ
の10秒後に、接合用のバックメタル層として厚さ0.
1μmのTi層,厚さ0.1μmのPt層,厚さ0.1
μmのAu層を順次積層させたSiを素材とした半導体
素子を半導体素子搭載用サブマウント上に搭載し、1秒
間その状態を維持した後、2秒間半導体素子をスクラブ
して金属ロウ材をよくなじませた後、ヒータブロックか
ら半導体素子を外し、常温まで冷却した。
て、ショアテスト(せん断応力試験)を行い、破壊モー
ドが半導体素子のSiまたはバックメタル層に発生した
場合は密着性良好とし、また破壊モードが金属ロウ材層
5内,金属ロウ材層5内とAu層4内またはバリア層3
界面に生じた場合には不良とし、密着性を評価した。さ
らに、10個の試料がすべて良好の場合を2重丸印、1
個不良が発生した場合を丸印、2個不良が発生した場合
を三角印、3個以上不良が発生した場合をばつ印とし
た。
い温度に保持したヒータブロック上に半導体素子搭載用
サブマウントを30秒間載置し、金属ロウ材層5表面の
光沢性の劣化程度により、金属ロウ材層5の融点上昇傾
向を判定した。融点が所定の許容温度(ヒータブロック
の温度)を超えると結晶相が晶出するため表面光沢が低
下する現象が生じ、表面が光沢であるものを丸印、やや
光沢に劣るものを三角印、光沢がなく粗面となったもの
をばつ印とした。なお、薄い金属ロウ材層5を下地物質
の影響なく熱分析を行うことは困難なため、上記方法に
よった。
層3材料としてPtを用いているが、密着性,表面光沢
性はバリア層3の厚さに依存した。即ち、バリア層3の
厚さが5nmの場合は拡散防止性が不十分なため、密着
性金属層2の成分が金属ロウ材層5へ拡散して反応し、
密着性,表面光沢性ともに劣化した。また、バリア層3
の厚さが2000nmでは密着性が劣化した。これは、
破壊モードが半導体素子搭載部の下側まで及んでおり、
バリア層3の内部応力が非常に高くなったため、密着性
が低下したことによると考えられた。他のバリア層3の
厚さでは、密着性,表面光沢性とも良好であった。
料をRhとした例を示した。バリア層3がPtの場合と
同様に、バリア層3の厚さが5nmでは密着性,表面光
沢性ともに劣化し、バリア層3の厚さが2000nmで
は密着性に劣り、他の厚さでは良好な結果となった。従
って、金属ロウ材層5の厚さが3μmでも10μmでも
密着性,表面光沢性に変化はなく、それらの特性はバリ
ア層3の厚さに依存していることが判った。
のときに良好な結果が得られた、バリア層3の厚さが5
00nmの場合であって、金属ロウ材層5の厚さを3μ
mとした際に、Au層4と金属ロウ材層5との間隔を0
〜100μmの間で種々に変化させた場合の結果をN
O.27〜33に示した。隙間が0.1μmから効果が
あり、1μm以上から顕著な効果を示した。隙間が10
0μmでも同様に良好であったが、100μmを超えて
も同様の効果が見込まれる。しかし、Au層4の細線化
による電気抵抗の劣化(増大)等の点で問題が生じ易く
なるため、前記間隔を0.1〜100μmとするのが良
い。
材層5との間隔を0μmとした場合について、表2のN
O.34〜36に示した。
密着性,表面光沢性ともに劣化することが判った。
Pb−Sn共晶半田,Au−Ge共晶半田,またはIn
−Sn半田とした例を、表3のNO.37〜39に示し
た。
ことにより良好な特性が得られた。
向で所定間隔を開けて分離されていることにより、金属
ロウ材層とAu層とが直接接しておらず隙間が設けられ
ているため、金属ロウ材層の加熱時にAuと金属ロウ材
層とが合金化し難く、金属ロウ材層の組成変化による融
点上昇が生じ難い。その結果、金属ロウ材層の接合性の
劣化を防ぐことができるという作用効果を有する。
ロウ材層および半導体素子搭載部の部分断面図である。
ウ材層および半導体素子搭載部の部分断面図である。
属ロウ材層および半導体素子搭載部の部分断面図であ
る。
載用サブマウントの金属ロウ材層および半導体素子搭載
部の部分断面図である。
載用サブマウントの平面図である。
Claims (2)
- 【請求項1】無機絶縁基板上に、密着性金属層および拡
散防止層を順次積層するとともに、該拡散防止層上にA
u層と半導体素子接合用の金属ロウ材層とを所定間隔を
開けて分離させてそれぞれ設けて成る半導体素子搭載部
を形成したことを特徴とする半導体素子搭載用サブマウ
ント。 - 【請求項2】前記所定間隔が0.1〜100μmである
ことを特徴とする請求項1記載の半導体素子搭載用サブ
マウント。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30168299A JP2001127370A (ja) | 1999-10-22 | 1999-10-22 | 半導体素子搭載用サブマウント |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30168299A JP2001127370A (ja) | 1999-10-22 | 1999-10-22 | 半導体素子搭載用サブマウント |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001127370A true JP2001127370A (ja) | 2001-05-11 |
Family
ID=17899877
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30168299A Pending JP2001127370A (ja) | 1999-10-22 | 1999-10-22 | 半導体素子搭載用サブマウント |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001127370A (ja) |
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- 1999-10-22 JP JP30168299A patent/JP2001127370A/ja active Pending
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