JPH0636028A - ヒストグラム作成装置 - Google Patents

Abstract

(57)【要約】 【目的】 ヒストグラムの作成を高速度に行うことを可
能とする。 【構成】 端子１１から入力データはフリップフロップ
１３，２１により順次、端子１２のクロックによりリタ
イミングされ、これらフリップフロップ１３，２１から
第１セレクタ２２により各データ周期の前半において遅
延されないデータが、後半において遅延されたデータが
選出され、その選出されたデータをアドレスとしてメモ
リ１４がアクセスされる。データ周期の前半でメモリ１
４から読み出されたデータはラッチ回路１６により半周
期遅らされる。一方遅延された入力データと、遅延され
ない入力データとが比較器２４で比較され、その出力が
フリップフロップ２５で半周期遅らされ、その出力によ
って第２セレクタ２６において不一致の場合数値１が、
一致の場合数値２が選択される。この選択された数値が
ラッチ回路１６の数値（データ）に加算器１７で加算さ
れ、この加算されたデータがメモリ１４にデータ周期の
後半において書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば画像処理に用
いられ、同一レベルの画素の数を数え、各画素レベルの
画素がどの程度存在するかを示すヒストグラムを求める
ために用いられるヒストグラム作成装置に関する。

【０００２】

【従来の技術】図５Ａに従来のヒストグラム作成装置を
示す。入力データ、例えば８ビットの画素データが端子
１１に与えられ、この入力データが端子１２のクロック
によりＤ型フリップフロップ１３に取り込まれる。つま
り端子１２のクロックにより入力データが同期させられ
てリタイミングされる。例えば図５Ｂのａに示すクロッ
クの立ち上りにより、図５Ｂのｂに示すデータがフリッ
プフロップ１３に取り込まれて、図５Ｂのｃに示すよう
なリタイミングされたデータとされる。このリタイミン
グされたデータをアドレスとしてメモリ１４が読み出さ
れる。

【０００３】メモリ１４から読み出されたデータは、図
５Ｂのｄに示すように端子１２のクロックに対して半周
期遅れた図５Ｂのｅに示すクロック（端子１５）の立ち
上りによりラッチ回路１６に取り込まれる。ラッチ回路
１６の出力データ（図５Ｂ，ｆ）に対して加算器１７に
おいて数値１が加算され、この加算されたデータ（図５
Ｂ，ｇ）がメモリ１４に対して、フリップフロップ１３
の出力データをアドレスとして入力データ周期の後半に
おいて図５Ｂ，ｈに示すように書き込まれる。つまり入
力データＡに対し、そのＡのレベルをアドレスとしてデ
ータ周期の前半でメモリ１４から読み出されたデータ
（数値）Ｄ_A に対して＋１されたデータＤ _A ＋１（図５
Ｂ，ｉ）が、データ周期の後半においてデータＡをアド
レスとしてメモリ１４に書き込まれる。

【０００４】同様にしてデータＢについてこれをアドレ
スとしてメモリ１４が読み出され、その読み出されたデ
ータ（数値）Ｄ_B に対して＋１され、そのデータＤ_B ＋
１が、データＢをアドレスとしてデータ周期の後半にメ
モリ１４に書き込まれる。このようにして各入力データ
ごとに、そのデータについて＋１されたものが、そのデ
ータに対するアドレスに書き込まれる。従ってメモリ１
４を初期状態でその各アドレス内のデータをすべて０と
しておき、前述のようにメモリ１４に対する書き込みを
行えば、入力されたデータの種類、例えば画素レベルに
応じてその画素レベルの数がそれぞれ計数されたものが
メモリ１４に得られ、つまりスヒトグラムが作成され
る。

【０００５】

【発明が解決しようとする課題】以上述べたように、従
来のヒストグラム作成装置においては、入力データの各
一周期内においてメモリからデータ読み出し、加算演
算、メモリへの書き込みが行われなければならず、処理
速度を上げるには限界があった。

【０００６】

【課題を解決するための手段】この発明によれば遅延手
段により入力データはその一周期分遅延され、その遅延
されたデータと遅延されないデータとが半周期ずつ第１
セレクタにより交互に取り出され、また遅延されたデー
タと遅延されないデータとが比較器で比較され、データ
周期に対して遅れた比較器の出力により第２セレクタが
制御され、不一致の場合は数値１が選択出力され、一致
の場合は数値２が選択出力する。第１セレクタの出力デ
ータをアドレスとして入力データ周期の前半でメモリが
読み出され、また後半で加算器の出力データがそのメモ
リに書き込まれる。そのメモリから読み出されたデータ
がデータ周期に対して半周期遅らされ、その遅らされた
データと第２セレクタの出力とが上記加算器で加算され
る。

【０００７】

【実施例】図１にこの発明の実施例を示す。端子１１よ
りの入力データはＤ型フリップフロップ１３に、端子１
２のクロックで取り込まれてリタイミングされ、そのフ
リップフロップ１３の出力は端子１２のクロックにより
Ｄ型フリップフロップ２１に取り込まれ、このＤ型フリ
ップフロップ１３と２１との各出力は第１セレクタによ
り入力データ周期の前半部分と後半部分とにそれぞれ選
出して取り出される。つまりセレクタ２２には端子１２
のクロックがインバータ２３で反転されて制御端子に供
給され、制御端子の入力が低レベルの場合はフリップフ
ロップ１３の出力が選出して取り出され、高レベルの場
合はフリップフロップ２１の出力が選出して取り出され
る。

【０００８】第１セレクタ２２より取り出された出力デ
ータをアドレスとしてメモリ１４がデータ周期の前半に
おいて読み出され、後半においてメモリ１４に対する書
き込みがなされる。またフリップフロップ１３および２
１の各出力データは比較器２４により比較され、その両
入力データが一致しているか否かに応じて、比較器２４
より高レベルか低レベルが出力され、その出力がインバ
ータ２３の出力の立ち上りによりＤ型フリップフロップ
２５に取り込まれる。Ｄ型フリップフロップ２５の出力
により制御されて第２セレクタ２６から数値１または２
のいずれかが選出される。すなわち第２セレクタ２６の
制御端子が低レベルで数値１が選出され、高レベルで数
値２が選出され、第２セレクタ２６より選出された数値
１または２が全加算器１７においてラッチ回路１６の出
力データに対し加算される。加算器１７の出力データは
メモリ１４に書き込みデータとして供給される。

【０００９】次に図１に示した実施例の動作を説明しよ
う。今端子１１に入力データとして例えば図２のａに示
すようなデータが入力され、このデータが図２，ｂに示
す端子１２からのクロックの立ち上りでＤ型フリップフ
ロップ１３に取り込まれ、これより図２，ｃに示すよう
にリタイミングされたデータが出力される。またこのリ
タイミングされたデータが端子１２のクロックの立ち上
りによりＤ型フリップフロップ２１に取り込まれる。Ｄ
型フリップフロップ２１の出力は図２，ｄに示すように
なる。つまりＤ型フリップフロップ１３から図２，ｃに
示すように、そのデータ周期でデータＡ，Ｂ，Ｃ…が順
次出力された場合、これに対してその１データ周期分だ
け遅れてフリップフロップ２１からデータＡ，Ｂ，Ｃ…
が図２，ｄに示すように出力される。

【００１０】第１セレクタ２２の制御端子には図２，ｅ
に示すように、端子１１のクロック（図２，ｂ）が反転
されたものが、端子１５から供給され、その低レベルに
おいてはフリップフロップ１３の出力データが、高レベ
ルでフリップフロップ２１の出力データがそれぞれ取り
出される。よって図２，ｆに示すようにデータ周期の前
半で現周期のデータＡが、後半でその１つ前の周期のデ
ータＸが出力され、次の周期では、前半で現周期のデー
タＢが後半でその前の周期のデータＡが出力され、さら
にその次の周期には現データＣとその前の周期のデータ
Ｂとが出力され、以下同様に、データ周期の前半におい
て、現データが、後半においてその直前のデータが取り
出される。

【００１１】従って第１セレクタ２２の出力は図２，ｇ
に示すようになり、この出力によりメモリ１４がアクセ
スされ、データ周期の前半においてその時のデータ、例
えばデータＡをアドレスとしてメモリ１４が読み出さ
れ、読み出されたデータＤ_A が出力され、そのデータＤ
_A が、端子１２のクロックの反転されたクロック（図
２，ｅ）の立ち上りによってラッチ回路１６にラッチさ
れる。従ってラッチ回路１６の出力データは図２，ｈに
示すようになる。

【００１２】一方、比較器２４において現データとその
遅延されたデータとが比較され、両者が不一致の場合、
図２の場合は各データ周期ごとにデータがＡ，Ｂ，Ｃ…
と変化しており、常に不一致となっており、比較器２４
から常に低レベルが出力される。この比較器２４の出力
がインバータ２３の出力（端子１５のクロック）の立ち
上りによってフリップフロップ２５に取り込まれ、これ
が制御信号として第２セレクタ２６に与えられる。この
例においてはフリップフロップ２５の出力も図２，ｉに
示すように常時低レベルとなり、従って第２セレクタ２
６から図２，ｊに示すように各データ周期で数値１が出
力される。この第２セレクタ２６からの数値１がラッチ
回路１６の出力データに加算器１７で加算され、加算器
１７の出力データは図２，ｋに示すようになる。つま
り、例えば入力データＡに対して読み出されたデータＤ
_A に対してこの例では数値１が加算され、その加算デー
タＤ _A ＋１が図２，ｋに示すように次のデータ周期にメ
モリ１４に供給される。

【００１３】メモリ１４に対する書き込み指令は図２，
ｌに示すようにデータ周期の後半で発生する。このデー
タ周期の後半では先に述べたように、第１セレクタ２２
から前周期のデータが選出されている。従って現周期の
データがＢの場合において、データ周期の前半でこのデ
ータＢによってメモリ１４が読み出され、そのデータ周
期の後半で、前周期のデータＡで読み出されたデータ
（数値）Ｄ_A に数値１が加算されたデータＤ_A ＋１がメ
モリ１４に対して書き込まれる。従って図２，ｍに示す
ようなデータ（数値）がメモリ１４に書き込まれる。こ
のようにデータ周期の前半で現データによりメモリ１４
が読み出され、その次のデータ周期の後半で、その直前
のデータ周期で読み出したデータ（数値）に対する加算
値がメモリ１４に書き込まれる。

【００１４】従ってこのまゝでは、入力データに同じも
のが連続すると、その最初のデータによる読み出しデー
タ（数値）に対する加算をする前に、次の同一データに
よる読み出しデータ（数値）に対する加算が行われてし
まい、誤った集計となる。しかし、この発明では次のよ
うにしてこの問題が解決されている。すなわち図３，Ａ
に、同一データＡが２周期連続する場合について図２と
同様に対応する部分に同じ符号を付けて示しているよう
に、同一のデータＡが２回連続すると、その同一データ
周期の第２周期目においては比較器２４の出力が高レベ
ルとなり、これがそのデータ周期の後半でフリップフロ
ップ２５に取り込まれ、図３Ａ，ｉに示すように高レベ
ルが出力される。従ってこの高レベル間、図３Ａ，ｊに
示すように第２セレクタ２６から数値２が出力され、同
一データ周期の第２周期目の前半で読み出されたデータ
（数値）に、そのデータ周期の後半で数値２が加算され
る。しかし、この加算器１７の出力データはその入力に
対して半周期遅れているため、同一データ周期の第１周
期目のデータＡにより読み出しデータ（数値）Ｄ_Aに対
して数値１を加算したデータＤ_A ＋１は同一データ周期
の第２周期目の後半においてメモリ１４に書き込まれる
ため、同一データ周期の第２周期目の前半でデータＡに
よって読み出されるデータ（数値）もＤ_A であるが、こ
のデータに対しては加算器１７において第２セレクタ２
６により数値２が加算されることになり、従って次のデ
ータ周期の後半においてＤ_A ＋２がデータＡをアドレス
としてメモリ１４に書き込まれる。このようにしてメモ
リ１４に対する書き込みは図３Ａ，ｍに示すように正し
く行われる。

【００１５】図３Ｂに同じデータＡが３つ続いた場合の
状態を図２および図３Ａと同様に示す。この場合の動作
は２つ目のデータＡについての書き込みは図３Ａに示し
た場合と同様であるが、３つ目のデータＡについてこれ
がその前半について読み出された時は、最初のデータＡ
についてメモリ１４から読み出されたデータＤ_A に対し
加算されたデータＤ_A ＋１が読み出され、このデータに
対してフリップフロップ２５の出力が高レベルで数値２
が選出された状態において数値２が加算され、これが３
つのデータＡの次のデータ周期の後半においてデータＡ
をアドレスとしてメモリ１４に書き込まれ、すなわちデ
ータＤ_A ＋１＋２（Ｄ_A ＋３）がメモリ１４に書き込ま
れることになり、正しい動作が行われる。

【００１６】図４に同様に同一のデータＡが４周期続い
た場合の例を示す。この場合もこのタイムチャートを見
れば正しい動作が行われることが容易に理解されよう。
上述においてフリップフロップ２５による比較器２４の
出力の遅延、ラッチ回路１６によるメモリ１４の読み出
しデータの遅延などは、要するにデータ周期の前半にお
いて、その周期におけるデータによってメモリ１４から
読み出されたデータをラッチ回路１６に取り込むことが
でき、そのラッチ回路１６の出力データに対し、データ
周期の後半に加算器１７による正しい加算が行われれば
よく、そして加算器１７の遅延したデータをデータ周期
の後半の部分においてメモリ１４に書き込むことができ
ればよい。

【００１７】

【発明の効果】以上述べたように、この発明によればデ
ータ周期の前半においてメモリを読み出し、そのデータ
についての読み出したデータに対する加算値は次のデー
タ周期の後半においてメモリ１４に書き込むため、一つ
のデータについての読み出し、演算、書き込みを２デー
タ周期に渡って行えばよく、それだけ処理速度を上げる
ことができる。しかもその場合、比較器２４と第２セレ
クタ２６とを設けることによって同一データが連続した
場合における問題が解決され、常に正しく同一データに
対する加算を行うことができる。

【図面の簡単な説明】

【図１】この発明の実施例を示すブロック図。

【図２】図１の動作の説明に供するためのタイムチャー
ト。

【図３】同一データが連続した場合の図１の動作を示す
タイムチャート。

【図４】図１の実施例における同一データがさらに連続
した状態を示すタイムチャート。

【図５】Ａは従来のヒストグラム作成装置を示すブロッ
ク図、Ｂはその動作を説明するためのタイムチャートで
ある。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力データをその一周期遅延させる遅延
   手段と、 その遅延されたデータと遅延されないデータとを、その
   半周期ずつ交互に取り出す第１セレクタと、 上記遅延されたデータと遅延されないデータとを比較す
   る比較器と、 上記入力データ周期に対して遅延された上記比較器の出
   力により制御され、不一致で数値１を出力し、一致で数
   値２を出力する第２セレクタと、 上記第１セレクタの出力データをアドレスとして上記入
   力データ周期の前半で読み出され、後半で加算器の出力
   データが書き込まれるメモリと、 そのメモリから読み出されたデータを、上記入力データ
   周期の半周期だけ遅らせて保持するラッチ回路と、 そのラッチ回路の出力データと上記第２セレクタの出力
   とを加算する上記加算器と、 を具備するヒストグラム作成装置。