JPH0636028A - Histogram generating device - Google Patents
Histogram generating deviceInfo
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- JPH0636028A JPH0636028A JP4190817A JP19081792A JPH0636028A JP H0636028 A JPH0636028 A JP H0636028A JP 4190817 A JP4190817 A JP 4190817A JP 19081792 A JP19081792 A JP 19081792A JP H0636028 A JPH0636028 A JP H0636028A
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- JP
- Japan
- Prior art keywords
- data
- cycle
- output
- memory
- selector
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- Image Generation (AREA)
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、例えば画像処理に用
いられ、同一レベルの画素の数を数え、各画素レベルの
画素がどの程度存在するかを示すヒストグラムを求める
ために用いられるヒストグラム作成装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention This invention is used in image processing, for example, and is used to count the number of pixels of the same level and to obtain a histogram showing how many pixels of each pixel level exist. Regarding
【０００２】[0002]
【従来の技術】図５Ａに従来のヒストグラム作成装置を
示す。入力データ、例えば８ビットの画素データが端子
１１に与えられ、この入力データが端子１２のクロック
によりＤ型フリップフロップ１３に取り込まれる。つま
り端子１２のクロックにより入力データが同期させられ
てリタイミングされる。例えば図５Ｂのａに示すクロッ
クの立ち上りにより、図５Ｂのｂに示すデータがフリッ
プフロップ１３に取り込まれて、図５Ｂのｃに示すよう
なリタイミングされたデータとされる。このリタイミン
グされたデータをアドレスとしてメモリ１４が読み出さ
れる。2. Description of the Related Art FIG. 5A shows a conventional histogram creating apparatus. Input data, for example, 8-bit pixel data is given to the terminal 11, and this input data is taken into the D-type flip-flop 13 by the clock of the terminal 12. That is, the input data is synchronized and retimed by the clock of the terminal 12. For example, at the rising edge of the clock shown in a of FIG. 5B, the data shown in b of FIG. 5B is taken into the flip-flop 13 to be retimed data shown in c of FIG. 5B. The memory 14 is read by using the retimed data as an address.
【０００３】メモリ１４から読み出されたデータは、図
５Ｂのｄに示すように端子１２のクロックに対して半周
期遅れた図５Ｂのｅに示すクロック（端子１５）の立ち
上りによりラッチ回路１６に取り込まれる。ラッチ回路
１６の出力データ（図５Ｂ，ｆ）に対して加算器１７に
おいて数値１が加算され、この加算されたデータ（図５
Ｂ，ｇ）がメモリ１４に対して、フリップフロップ１３
の出力データをアドレスとして入力データ周期の後半に
おいて図５Ｂ，ｈに示すように書き込まれる。つまり入
力データＡに対し、そのＡのレベルをアドレスとしてデ
ータ周期の前半でメモリ１４から読み出されたデータ
（数値）ＤA に対して＋１されたデータＤ A ＋１（図５
Ｂ，ｉ）が、データ周期の後半においてデータＡをアド
レスとしてメモリ１４に書き込まれる。The data read from the memory 14 is
Half a cycle with respect to the clock of the terminal 12 as shown in d of 5B.
The rising edge of the clock (terminal 15) shown in FIG.
The data is taken up by the latch circuit 16 by going up. Latch circuit
The output data of 16 (FIG. 5B, f) is added to the adder 17.
The numerical value 1 is added at this time, and the added data (see FIG.
B, g) is the flip-flop 13 for the memory 14.
In the latter half of the input data cycle, the output data of
It is written as shown in FIGS. In other words
For force data A, the level of A is used as an address
Data read from the memory 14 in the first half of the data cycle
(Number) DAData D which is incremented by 1 A+1 (Fig. 5
B, i) add data A in the latter half of the data cycle
Is written in the memory 14 as a reply.
【０００４】同様にしてデータＢについてこれをアドレ
スとしてメモリ１４が読み出され、その読み出されたデ
ータ（数値）ＤB に対して＋１され、そのデータＤB ＋
１が、データＢをアドレスとしてデータ周期の後半にメ
モリ１４に書き込まれる。このようにして各入力データ
ごとに、そのデータについて＋１されたものが、そのデ
ータに対するアドレスに書き込まれる。従ってメモリ１
４を初期状態でその各アドレス内のデータをすべて０と
しておき、前述のようにメモリ１４に対する書き込みを
行えば、入力されたデータの種類、例えば画素レベルに
応じてその画素レベルの数がそれぞれ計数されたものが
メモリ１４に得られ、つまりスヒトグラムが作成され
る。Similarly, with respect to the data B, the memory 14 is read with this as an address, the read data (numerical value) D B is incremented by 1, and the data D B +
1 is written in the memory 14 with the data B as an address in the latter half of the data cycle. In this way, for each input data, the data incremented by 1 is written to the address for that data. Therefore memory 1
In the initial state of 4, all the data in each address are set to 0, and when writing to the memory 14 as described above, the number of pixel levels is counted according to the type of input data, for example, the pixel level. The processed data is obtained in the memory 14, that is, a scytogram is created.
【０００５】[0005]
【発明が解決しようとする課題】以上述べたように、従
来のヒストグラム作成装置においては、入力データの各
一周期内においてメモリからデータ読み出し、加算演
算、メモリへの書き込みが行われなければならず、処理
速度を上げるには限界があった。As described above, in the conventional histogram creating apparatus, the data reading from the memory, the addition operation, and the writing to the memory must be performed within each one cycle of the input data. However, there was a limit to increase the processing speed.
【０００６】[0006]
【課題を解決するための手段】この発明によれば遅延手
段により入力データはその一周期分遅延され、その遅延
されたデータと遅延されないデータとが半周期ずつ第１
セレクタにより交互に取り出され、また遅延されたデー
タと遅延されないデータとが比較器で比較され、データ
周期に対して遅れた比較器の出力により第２セレクタが
制御され、不一致の場合は数値１が選択出力され、一致
の場合は数値２が選択出力する。第１セレクタの出力デ
ータをアドレスとして入力データ周期の前半でメモリが
読み出され、また後半で加算器の出力データがそのメモ
リに書き込まれる。そのメモリから読み出されたデータ
がデータ周期に対して半周期遅らされ、その遅らされた
データと第２セレクタの出力とが上記加算器で加算され
る。According to the present invention, the input data is delayed by one cycle by the delay means, and the delayed data and the non-delayed data are divided into first half cycles.
The comparator alternately compares the delayed data and the undelayed data that are taken out by the selector, and controls the second selector by the output of the comparator delayed with respect to the data period. It is selectively output, and in the case of coincidence, the numerical value 2 is selectively output. The memory is read in the first half of the input data cycle using the output data of the first selector as an address, and the output data of the adder is written in the memory in the latter half. The data read from the memory is delayed by a half cycle with respect to the data cycle, and the delayed data and the output of the second selector are added by the adder.
【０００７】[0007]
【実施例】図１にこの発明の実施例を示す。端子１１よ
りの入力データはＤ型フリップフロップ１３に、端子１
２のクロックで取り込まれてリタイミングされ、そのフ
リップフロップ１３の出力は端子１２のクロックにより
Ｄ型フリップフロップ２１に取り込まれ、このＤ型フリ
ップフロップ１３と２１との各出力は第１セレクタによ
り入力データ周期の前半部分と後半部分とにそれぞれ選
出して取り出される。つまりセレクタ２２には端子１２
のクロックがインバータ２３で反転されて制御端子に供
給され、制御端子の入力が低レベルの場合はフリップフ
ロップ１３の出力が選出して取り出され、高レベルの場
合はフリップフロップ２１の出力が選出して取り出され
る。FIG. 1 shows an embodiment of the present invention. The input data from the terminal 11 is sent to the D-type flip-flop 13 at the terminal 1
The output of the flip-flop 13 is input to the D-type flip-flop 21 by the clock of the terminal 12, and the outputs of the D-type flip-flops 13 and 21 are input by the first selector. The first half and the second half of the data cycle are selected and extracted. That is, the selector 12 has a terminal 12
Is inverted by the inverter 23 and supplied to the control terminal. When the input of the control terminal is low level, the output of the flip-flop 13 is selected and taken out, and when the input of the control terminal is high level, the output of the flip-flop 21 is selected. Taken out.
【０００８】第１セレクタ２２より取り出された出力デ
ータをアドレスとしてメモリ１４がデータ周期の前半に
おいて読み出され、後半においてメモリ１４に対する書
き込みがなされる。またフリップフロップ１３および２
１の各出力データは比較器２４により比較され、その両
入力データが一致しているか否かに応じて、比較器２４
より高レベルか低レベルが出力され、その出力がインバ
ータ２３の出力の立ち上りによりＤ型フリップフロップ
２５に取り込まれる。Ｄ型フリップフロップ２５の出力
により制御されて第２セレクタ２６から数値１または２
のいずれかが選出される。すなわち第２セレクタ２６の
制御端子が低レベルで数値１が選出され、高レベルで数
値２が選出され、第２セレクタ２６より選出された数値
１または２が全加算器１７においてラッチ回路１６の出
力データに対し加算される。加算器１７の出力データは
メモリ１４に書き込みデータとして供給される。The memory 14 is read in the first half of the data cycle by using the output data taken out from the first selector 22 as an address, and the memory 14 is written in the latter half of the data cycle. Also flip-flops 13 and 2
The respective output data of 1 are compared by the comparator 24, and the comparator 24
A higher level or a lower level is output, and the output is captured by the D flip-flop 25 when the output of the inverter 23 rises. Controlled by the output of the D-type flip-flop 25, the value 1 or 2 is output from the second selector 26.
Is selected. That is, the numerical value 1 is selected when the control terminal of the second selector 26 is low level, and the numerical value 2 is selected when it is high level, and the numerical value 1 or 2 selected by the second selector 26 is output from the latch circuit 16 in the full adder 17. It is added to the data. The output data of the adder 17 is supplied to the memory 14 as write data.
【０００９】次に図１に示した実施例の動作を説明しよ
う。今端子１１に入力データとして例えば図２のａに示
すようなデータが入力され、このデータが図２，ｂに示
す端子１２からのクロックの立ち上りでＤ型フリップフ
ロップ１３に取り込まれ、これより図２，ｃに示すよう
にリタイミングされたデータが出力される。またこのリ
タイミングされたデータが端子１２のクロックの立ち上
りによりＤ型フリップフロップ２１に取り込まれる。Ｄ
型フリップフロップ２１の出力は図２，ｄに示すように
なる。つまりＤ型フリップフロップ１３から図２，ｃに
示すように、そのデータ周期でデータＡ，Ｂ，Ｃ…が順
次出力された場合、これに対してその１データ周期分だ
け遅れてフリップフロップ２１からデータＡ，Ｂ，Ｃ…
が図２，ｄに示すように出力される。Next, the operation of the embodiment shown in FIG. 1 will be described. 2A is input to the terminal 11 as input data, and this data is taken into the D-type flip-flop 13 at the rising edge of the clock from the terminal 12 shown in FIGS. 2 and c, the retimed data is output. The retimed data is taken into the D-type flip-flop 21 at the rising edge of the clock at the terminal 12. D
The output of the type flip-flop 21 is as shown in FIGS. That is, when the data A, B, C, ... Are sequentially output in the data cycle from the D-type flip-flop 13 as shown in FIGS. 2C, the flip-flop 21 delays the data by one data cycle. Data A, B, C ...
Is output as shown in FIGS.
【００１０】第１セレクタ２２の制御端子には図２，ｅ
に示すように、端子１１のクロック（図２，ｂ）が反転
されたものが、端子１５から供給され、その低レベルに
おいてはフリップフロップ１３の出力データが、高レベ
ルでフリップフロップ２１の出力データがそれぞれ取り
出される。よって図２，ｆに示すようにデータ周期の前
半で現周期のデータＡが、後半でその１つ前の周期のデ
ータＸが出力され、次の周期では、前半で現周期のデー
タＢが後半でその前の周期のデータＡが出力され、さら
にその次の周期には現データＣとその前の周期のデータ
Ｂとが出力され、以下同様に、データ周期の前半におい
て、現データが、後半においてその直前のデータが取り
出される。The control terminal of the first selector 22 is shown in FIG.
As shown in FIG. 5, the inverted clock of the terminal 11 (FIG. 2, b) is supplied from the terminal 15, and the output data of the flip-flop 13 at the low level is the output data of the flip-flop 21 at the high level. Are taken out respectively. Therefore, as shown in FIGS. 2 and f, the data A of the current cycle is output in the first half of the data cycle, the data X of the immediately preceding cycle is output in the second half, and the data B of the current cycle in the first half is output in the second half in the next cycle. Then, the data A in the previous cycle is output, and the current data C and the data B in the previous cycle are output in the next cycle. Similarly, in the first half of the data cycle, the current data is output in the second half. At, the data immediately before that is taken out.
【００１１】従って第１セレクタ２２の出力は図２，ｇ
に示すようになり、この出力によりメモリ１４がアクセ
スされ、データ周期の前半においてその時のデータ、例
えばデータＡをアドレスとしてメモリ１４が読み出さ
れ、読み出されたデータＤA が出力され、そのデータＤ
A が、端子１２のクロックの反転されたクロック（図
２，ｅ）の立ち上りによってラッチ回路１６にラッチさ
れる。従ってラッチ回路１６の出力データは図２，ｈに
示すようになる。Therefore, the output of the first selector 22 is shown in FIG.
The memory 14 is accessed by this output, the memory 14 is read in the first half of the data cycle with the data at that time, for example, the data A as an address, and the read data D A is output, and the data D
A is latched in the latch circuit 16 at the rising edge of the inverted clock (FIG. 2, e) of the clock at the terminal 12. Therefore, the output data of the latch circuit 16 is as shown in FIGS.
【００１２】一方、比較器２４において現データとその
遅延されたデータとが比較され、両者が不一致の場合、
図２の場合は各データ周期ごとにデータがＡ，Ｂ，Ｃ…
と変化しており、常に不一致となっており、比較器２４
から常に低レベルが出力される。この比較器２４の出力
がインバータ２３の出力（端子１５のクロック）の立ち
上りによってフリップフロップ２５に取り込まれ、これ
が制御信号として第２セレクタ２６に与えられる。この
例においてはフリップフロップ２５の出力も図２，ｉに
示すように常時低レベルとなり、従って第２セレクタ２
６から図２，ｊに示すように各データ周期で数値１が出
力される。この第２セレクタ２６からの数値１がラッチ
回路１６の出力データに加算器１７で加算され、加算器
１７の出力データは図２，ｋに示すようになる。つま
り、例えば入力データＡに対して読み出されたデータＤ
A に対してこの例では数値１が加算され、その加算デー
タＤ A ＋１が図２，ｋに示すように次のデータ周期にメ
モリ１４に供給される。On the other hand, the current data and its
If the delayed data is compared and they do not match,
In the case of FIG. 2, the data is A, B, C ... in each data cycle.
Has changed, and there is always a mismatch, and the comparator 24
Always outputs a low level. Output of this comparator 24
Is the output of the inverter 23 (clock of terminal 15)
It is taken into the flip-flop 25 by going up and this
Is given to the second selector 26 as a control signal. this
In the example shown in FIG.
As shown, it is always low, and therefore the second selector 2
6 shows the numerical value 1 at each data cycle as shown in Fig. 2 and j.
I will be forced. The numerical value 1 from the second selector 26 is the latch
Adder 17 adds the output data of circuit 16 to adder
The output data of 17 is as shown in FIGS. Tsuma
For example, the data D read with respect to the input data A
AIn contrast, in this example, the number 1 is added, and the addition data
TA D A+1 is measured in the next data cycle as shown in Figs.
It is supplied to Mori 14.
【００１３】メモリ１４に対する書き込み指令は図２，
ｌに示すようにデータ周期の後半で発生する。このデー
タ周期の後半では先に述べたように、第１セレクタ２２
から前周期のデータが選出されている。従って現周期の
データがＢの場合において、データ周期の前半でこのデ
ータＢによってメモリ１４が読み出され、そのデータ周
期の後半で、前周期のデータＡで読み出されたデータ
（数値）ＤA に数値１が加算されたデータＤA ＋１がメ
モリ１４に対して書き込まれる。従って図２，ｍに示す
ようなデータ（数値）がメモリ１４に書き込まれる。こ
のようにデータ周期の前半で現データによりメモリ１４
が読み出され、その次のデータ周期の後半で、その直前
のデータ周期で読み出したデータ（数値）に対する加算
値がメモリ１４に書き込まれる。The write command for the memory 14 is shown in FIG.
It occurs in the latter half of the data cycle as shown in l. In the latter half of this data cycle, as described above, the first selector 22
The data of the previous cycle is selected from. Therefore, when the data of the current cycle is B, the memory 14 is read by this data B in the first half of the data cycle, and the data (numerical value) D A read by the data A of the previous cycle in the latter half of the data cycle. The data D A +1 to which the numerical value 1 is added is written to the memory 14. Therefore, the data (numerical value) as shown in FIGS. In this way, the memory 14 is loaded with the current data in the first half of the data cycle.
Is read out, and in the latter half of the next data cycle, the added value with respect to the data (numerical value) read in the immediately preceding data cycle is written in the memory 14.
【００１４】従ってこのまゝでは、入力データに同じも
のが連続すると、その最初のデータによる読み出しデー
タ（数値）に対する加算をする前に、次の同一データに
よる読み出しデータ（数値）に対する加算が行われてし
まい、誤った集計となる。しかし、この発明では次のよ
うにしてこの問題が解決されている。すなわち図３，Ａ
に、同一データＡが２周期連続する場合について図２と
同様に対応する部分に同じ符号を付けて示しているよう
に、同一のデータＡが２回連続すると、その同一データ
周期の第２周期目においては比較器２４の出力が高レベ
ルとなり、これがそのデータ周期の後半でフリップフロ
ップ２５に取り込まれ、図３Ａ，ｉに示すように高レベ
ルが出力される。従ってこの高レベル間、図３Ａ，ｊに
示すように第２セレクタ２６から数値２が出力され、同
一データ周期の第２周期目の前半で読み出されたデータ
（数値）に、そのデータ周期の後半で数値２が加算され
る。しかし、この加算器１７の出力データはその入力に
対して半周期遅れているため、同一データ周期の第１周
期目のデータＡにより読み出しデータ（数値）ＤAに対
して数値１を加算したデータＤA ＋１は同一データ周期
の第２周期目の後半においてメモリ１４に書き込まれる
ため、同一データ周期の第２周期目の前半でデータＡに
よって読み出されるデータ（数値）もＤA であるが、こ
のデータに対しては加算器１７において第２セレクタ２
６により数値２が加算されることになり、従って次のデ
ータ周期の後半においてＤA ＋２がデータＡをアドレス
としてメモリ１４に書き込まれる。このようにしてメモ
リ１４に対する書き込みは図３Ａ，ｍに示すように正し
く行われる。Therefore, in this case, when the same input data continues, the read data (numerical value) of the same data is added before the read data (numerical value) of the first data is added. Will result in incorrect counting. However, the present invention solves this problem as follows. That is, FIG.
In the case where the same data A continues for two cycles, as shown in FIG. 2 by attaching the same reference numerals to the corresponding parts, when the same data A continues twice, the second cycle of the same data cycle In the eye, the output of the comparator 24 becomes high level, and this is taken into the flip-flop 25 in the latter half of the data cycle, and the high level is output as shown in FIG. Therefore, during this high level, as shown in FIG. 3A, j, the numerical value 2 is output from the second selector 26, and the data (numerical value) read in the first half of the second cycle of the same data cycle corresponds to that data cycle. Numerical value 2 is added in the latter half. However, since the output data of the adder 17 is delayed by a half cycle with respect to the input, data obtained by adding the numerical value 1 to the read data (numerical value) D A by the data A in the first cycle of the same data cycle. Since D A +1 is written in the memory 14 in the second half of the second cycle of the same data cycle, the data (numerical value) read by the data A in the first half of the second cycle of the same data cycle is also D A. For the data, the second selector 2 in the adder 17
The value 2 is added by 6 and therefore D A +2 is written in the memory 14 with the data A as the address in the latter half of the next data cycle. In this way, the writing to the memory 14 is correctly performed as shown in FIG.
【００１５】図３Ｂに同じデータＡが３つ続いた場合の
状態を図２および図３Ａと同様に示す。この場合の動作
は２つ目のデータＡについての書き込みは図３Ａに示し
た場合と同様であるが、３つ目のデータＡについてこれ
がその前半について読み出された時は、最初のデータＡ
についてメモリ１４から読み出されたデータＤA に対し
加算されたデータＤA ＋１が読み出され、このデータに
対してフリップフロップ２５の出力が高レベルで数値２
が選出された状態において数値２が加算され、これが３
つのデータＡの次のデータ周期の後半においてデータＡ
をアドレスとしてメモリ１４に書き込まれ、すなわちデ
ータＤA ＋１＋２（ＤA ＋３）がメモリ１４に書き込ま
れることになり、正しい動作が行われる。FIG. 3B shows a state in which the same data A continues three times, similarly to FIGS. 2 and 3A. The operation in this case is similar to the case of writing the second data A as shown in FIG. 3A, but when the third data A is read in the first half thereof, the first data A is read.
Data D A +1 that is added to the data D A read from the memory 14 is read, and the output of the flip-flop 25 is at a high level and the numerical value is 2 with respect to this data.
Is selected, the numerical value 2 is added, and this is 3
Data A in the latter half of the next data cycle of one data A
Is written in the memory 14 as an address, that is, the data D A + 1 + 2 (D A +3) is written in the memory 14, and the correct operation is performed.
【００１６】図４に同様に同一のデータＡが４周期続い
た場合の例を示す。この場合もこのタイムチャートを見
れば正しい動作が行われることが容易に理解されよう。
上述においてフリップフロップ２５による比較器２４の
出力の遅延、ラッチ回路１６によるメモリ１４の読み出
しデータの遅延などは、要するにデータ周期の前半にお
いて、その周期におけるデータによってメモリ１４から
読み出されたデータをラッチ回路１６に取り込むことが
でき、そのラッチ回路１６の出力データに対し、データ
周期の後半に加算器１７による正しい加算が行われれば
よく、そして加算器１７の遅延したデータをデータ周期
の後半の部分においてメモリ１４に書き込むことができ
ればよい。Similarly, FIG. 4 shows an example in which the same data A continues for four cycles. Even in this case, it is easy to understand that the correct operation is performed by looking at this time chart.
The delay of the output of the comparator 24 by the flip-flop 25, the delay of the read data of the memory 14 by the latch circuit 16 and the like in the above means that the data read from the memory 14 is latched by the data in the first half of the data cycle. It is sufficient that the output data of the latch circuit 16 can be correctly added by the adder 17 to the output data of the latch circuit 16 in the latter half of the data cycle, and the delayed data of the adder 17 can be used in the latter half of the data cycle. It is only necessary to be able to write to the memory 14 at.
【００１７】[0017]
【発明の効果】以上述べたように、この発明によればデ
ータ周期の前半においてメモリを読み出し、そのデータ
についての読み出したデータに対する加算値は次のデー
タ周期の後半においてメモリ１４に書き込むため、一つ
のデータについての読み出し、演算、書き込みを２デー
タ周期に渡って行えばよく、それだけ処理速度を上げる
ことができる。しかもその場合、比較器２４と第２セレ
クタ２６とを設けることによって同一データが連続した
場合における問題が解決され、常に正しく同一データに
対する加算を行うことができる。As described above, according to the present invention, the memory is read in the first half of the data cycle, and the added value of the data with respect to the read data is written in the memory 14 in the second half of the next data cycle. It suffices to read, calculate, and write one piece of data over two data cycles, and the processing speed can be increased accordingly. Moreover, in that case, by providing the comparator 24 and the second selector 26, the problem in the case where the same data is continuous can be solved, and the addition to the same data can always be performed correctly.
【図１】この発明の実施例を示すブロック図。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】図１の動作の説明に供するためのタイムチャー
ト。FIG. 2 is a time chart for explaining the operation of FIG.
【図３】同一データが連続した場合の図１の動作を示す
タイムチャート。FIG. 3 is a time chart showing the operation of FIG. 1 when the same data continues.
【図４】図１の実施例における同一データがさらに連続
した状態を示すタイムチャート。FIG. 4 is a time chart showing a state in which the same data is further continuous in the embodiment of FIG.
【図５】Ａは従来のヒストグラム作成装置を示すブロッ
ク図、Ｂはその動作を説明するためのタイムチャートで
ある。5A is a block diagram showing a conventional histogram creating apparatus, and FIG. 5B is a time chart for explaining the operation.
Claims (1)
手段と、 その遅延されたデータと遅延されないデータとを、その
半周期ずつ交互に取り出す第１セレクタと、 上記遅延されたデータと遅延されないデータとを比較す
る比較器と、 上記入力データ周期に対して遅延された上記比較器の出
力により制御され、不一致で数値１を出力し、一致で数
値２を出力する第２セレクタと、 上記第１セレクタの出力データをアドレスとして上記入
力データ周期の前半で読み出され、後半で加算器の出力
データが書き込まれるメモリと、 そのメモリから読み出されたデータを、上記入力データ
周期の半周期だけ遅らせて保持するラッチ回路と、 そのラッチ回路の出力データと上記第２セレクタの出力
とを加算する上記加算器と、 を具備するヒストグラム作成装置。1. A delay means for delaying input data by one cycle, a first selector for alternately taking out the delayed data and the undelayed data every half cycle, and the delayed data and the undelayed data. And a second selector which is controlled by the output of the comparator delayed with respect to the input data cycle, outputs a numerical value 1 when they do not match and outputs a numerical value 2 when they match, With the output data of the selector as an address, the memory that is read in the first half of the input data cycle and the output data of the adder is written in the second half, and the data read from that memory is delayed by half the input data cycle. And a latch circuit for holding the latch circuit, and the adder for adding the output data of the latch circuit and the output of the second selector. Creation device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190817A JPH0636028A (en) | 1992-07-17 | 1992-07-17 | Histogram generating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190817A JPH0636028A (en) | 1992-07-17 | 1992-07-17 | Histogram generating device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636028A true JPH0636028A (en) | 1994-02-10 |
Family
ID=16264252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190817A Pending JPH0636028A (en) | 1992-07-17 | 1992-07-17 | Histogram generating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636028A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010108340A (en) * | 2008-10-31 | 2010-05-13 | Yokogawa Electric Corp | Histogram preparation apparatus |
| US9858293B2 (en) | 2014-04-03 | 2018-01-02 | Canon Kabushiki Kaisha | Image processing apparatus and image processing method |
-
1992
- 1992-07-17 JP JP4190817A patent/JPH0636028A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010108340A (en) * | 2008-10-31 | 2010-05-13 | Yokogawa Electric Corp | Histogram preparation apparatus |
| US9858293B2 (en) | 2014-04-03 | 2018-01-02 | Canon Kabushiki Kaisha | Image processing apparatus and image processing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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