JPH0635757A - Cpuの異常検出装置 - Google Patents
Cpuの異常検出装置Info
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- JPH0635757A JPH0635757A JP4213406A JP21340692A JPH0635757A JP H0635757 A JPH0635757 A JP H0635757A JP 4213406 A JP4213406 A JP 4213406A JP 21340692 A JP21340692 A JP 21340692A JP H0635757 A JPH0635757 A JP H0635757A
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Abstract
(57)【要約】
【目的】 VTRのサーボシステムに適用して好適なC
PUの異常検出装置を提供する。 【構成】 Oポート2の出力信号レベル13は、インタ
ラプト信号発生器5のインタラプト信号11に基づいて
CPU1がROM4に格納された所定の処理プログラム
実行中はHレベル、終了後はLレベルになる。次のイン
タラプト信号が来る前にLレベルの時は、異常検出器3
はこのLレベルをラッチしてCPU1が異常でないこと
を検出する。CPU1がプログラム実行中に異常にな
り、インタラプト信号11が来た時も異常状態が続く時
は、Oポート2の出力レベルはHレベルとなっており、
異常検出器3はHレベルをラッチしてCPUが異常であ
ることを検出し、VTRのサーボシステムのモータの電
源をオフする。ウォッチドドッグタイマでは不可能な不
定期な処理の異常検出が可能となる。
PUの異常検出装置を提供する。 【構成】 Oポート2の出力信号レベル13は、インタ
ラプト信号発生器5のインタラプト信号11に基づいて
CPU1がROM4に格納された所定の処理プログラム
実行中はHレベル、終了後はLレベルになる。次のイン
タラプト信号が来る前にLレベルの時は、異常検出器3
はこのLレベルをラッチしてCPU1が異常でないこと
を検出する。CPU1がプログラム実行中に異常にな
り、インタラプト信号11が来た時も異常状態が続く時
は、Oポート2の出力レベルはHレベルとなっており、
異常検出器3はHレベルをラッチしてCPUが異常であ
ることを検出し、VTRのサーボシステムのモータの電
源をオフする。ウォッチドドッグタイマでは不可能な不
定期な処理の異常検出が可能となる。
Description
【0001】
【産業上の利用分野】本発明は、VTRのサーボシステ
ム等に適用して好適なCPUの異常を監視し、CPUの
異常を検出する異常検出装置に関する。
ム等に適用して好適なCPUの異常を監視し、CPUの
異常を検出する異常検出装置に関する。
【0002】
【従来の技術】VTRに用いられるサーボシステムにお
いて、サーボ制御用にCPUが使用され、このCPUか
らの指令に基づいてキャプスタンサーボ回路等の周辺回
路が制御されるようになされている。このCPUの動作
を監視する方法として、ウォッチドドッグタイマー(以
下、WDTという。)がある。このWDTは、次のよう
な動作をするタイマーである。 1.CPUが定期的にWDTをアクセスし、WDTをリ
セットする。 2.一定時間以上アクセスされなかったら出力レベルを
変える。この出力レベルが変化したことによりCPUが
正常に動作していないことを示す。 すなわち、CPUが正常であればある一定時間にアクセ
スのあるはずのものが、一定時間たってもアクセスがな
い場合に異常と判定するものである。このWDTの使用
方法として、WDTが定期的にアクセスされる間隔の時
間を予め知っていて、その最長時間に余裕を加えた時間
をWDTに設定しておいてからCPUの動作を開始す
る。
いて、サーボ制御用にCPUが使用され、このCPUか
らの指令に基づいてキャプスタンサーボ回路等の周辺回
路が制御されるようになされている。このCPUの動作
を監視する方法として、ウォッチドドッグタイマー(以
下、WDTという。)がある。このWDTは、次のよう
な動作をするタイマーである。 1.CPUが定期的にWDTをアクセスし、WDTをリ
セットする。 2.一定時間以上アクセスされなかったら出力レベルを
変える。この出力レベルが変化したことによりCPUが
正常に動作していないことを示す。 すなわち、CPUが正常であればある一定時間にアクセ
スのあるはずのものが、一定時間たってもアクセスがな
い場合に異常と判定するものである。このWDTの使用
方法として、WDTが定期的にアクセスされる間隔の時
間を予め知っていて、その最長時間に余裕を加えた時間
をWDTに設定しておいてからCPUの動作を開始す
る。
【0003】図5に示すブロック図は、このWDTを採
用したキャプスタンサーボ回路等の周辺処理回路を含む
CPU制御回路の従来例を示している。図5において、
1はサーボシステムにおける各種制御を司るCPUであ
って、該CPU1からの各種信号(アドレス信号、コン
トロール信号)はアドレスデコーダ51に供給され、こ
の中アドレス信号がデコードされ、このデコードされた
アドレスデータに基づいてコントロール信号が周辺処理
回路(キャプスタンサーボ用の駆動回路等)52に対し
て特定のアクセス信号として供給される。
用したキャプスタンサーボ回路等の周辺処理回路を含む
CPU制御回路の従来例を示している。図5において、
1はサーボシステムにおける各種制御を司るCPUであ
って、該CPU1からの各種信号(アドレス信号、コン
トロール信号)はアドレスデコーダ51に供給され、こ
の中アドレス信号がデコードされ、このデコードされた
アドレスデータに基づいてコントロール信号が周辺処理
回路(キャプスタンサーボ用の駆動回路等)52に対し
て特定のアクセス信号として供給される。
【0004】53は前記WDTであって、このWDT5
3にはアドレスデコーダ51からのデコードされた出力
が供給され、CPU1の正常動作時では一定時間毎に
(定期的に)このWDT53がデコード出力によってア
クセスされるためリセットされて、常にWDT53がオ
ーバーフローしないようになっている。
3にはアドレスデコーダ51からのデコードされた出力
が供給され、CPU1の正常動作時では一定時間毎に
(定期的に)このWDT53がデコード出力によってア
クセスされるためリセットされて、常にWDT53がオ
ーバーフローしないようになっている。
【0005】CPU1が異常状態となった時はWDT5
3が正常にアクセスされないため、このWDT53がリ
セットされずにオーバーフローによって得られる制御信
号に基づいてCPU1が強制的に最上位インタラプト
(NMI)若しくはリセットがかかるようになってい
る。
3が正常にアクセスされないため、このWDT53がリ
セットされずにオーバーフローによって得られる制御信
号に基づいてCPU1が強制的に最上位インタラプト
(NMI)若しくはリセットがかかるようになってい
る。
【0006】しかしながら、前記WDT53によるCP
U1の異常監視には次のような限界がある。 1.WDTは定期的な処理が定期的に行われないという
異常を検出するものであるから、不定期な処理に対して
の監視には使用できない。例えば、VTRのサーボシス
テムでテープ速度計測処理をモータの1回転に4回行う
時、モータが停止状態では処理がない状態になるのでW
DTを使おうとするとモータのコントロールのために無
限大の時間をしなければならず、WDTを使用すること
ができない。このようなVTRのサーボシステムでCP
Uの動作が異常になり、その異常が検出できないとテー
プダメージを与えてしまうことになる恐れがある。
U1の異常監視には次のような限界がある。 1.WDTは定期的な処理が定期的に行われないという
異常を検出するものであるから、不定期な処理に対して
の監視には使用できない。例えば、VTRのサーボシス
テムでテープ速度計測処理をモータの1回転に4回行う
時、モータが停止状態では処理がない状態になるのでW
DTを使おうとするとモータのコントロールのために無
限大の時間をしなければならず、WDTを使用すること
ができない。このようなVTRのサーボシステムでCP
Uの動作が異常になり、その異常が検出できないとテー
プダメージを与えてしまうことになる恐れがある。
【0007】2.WDTの異常時間の設定値は正常な動
作でアクセスされる最長時間に余裕を加えた値にしなけ
ればならないので、その余裕の分だけ検出が遅れること
になる。
作でアクセスされる最長時間に余裕を加えた値にしなけ
ればならないので、その余裕の分だけ検出が遅れること
になる。
【0008】
【発明が解決しようとする課題】本発明は、WDTを使
用すると生ずる前記問題点を回避するために、WDTを
使用しないで解決したCPUの動作を監視するCPU監
視装置を提供する点にある。
用すると生ずる前記問題点を回避するために、WDTを
使用しないで解決したCPUの動作を監視するCPU監
視装置を提供する点にある。
【0009】
【課題を解決するための手段】本発明は、CPUと、該
CPUに実行させる所定のプログラムを格納した記憶装
置と、前記CPUに所定の処理の開始を要求するインタ
ラプト信号発生器と、前記所定の処理が実行中である時
とない時を識別して実行中信号を出力する処理実行中信
号出力装置と、前記処理要求信号が来た時または前記C
PUが前記所定の処理を開始する直前に前記実行中信号
を見て前記CPUの異常を検出する異常検出器とを備
え、CPUにインタラプト信号が来た時、前のインタラ
プト処理が終了しているかどうかを調べ、終了していな
かったらCPUが異常であるという検出を行うことを特
徴とするものでる。
CPUに実行させる所定のプログラムを格納した記憶装
置と、前記CPUに所定の処理の開始を要求するインタ
ラプト信号発生器と、前記所定の処理が実行中である時
とない時を識別して実行中信号を出力する処理実行中信
号出力装置と、前記処理要求信号が来た時または前記C
PUが前記所定の処理を開始する直前に前記実行中信号
を見て前記CPUの異常を検出する異常検出器とを備
え、CPUにインタラプト信号が来た時、前のインタラ
プト処理が終了しているかどうかを調べ、終了していな
かったらCPUが異常であるという検出を行うことを特
徴とするものでる。
【0010】
【実施例】図1は、本発明CPU異常検出装置の第1実
施例のブロック図を示している。図1において、1はC
PU、2は処理実行中出力装置を構成するO(出力)ポ
ート、3はCPUの異常を検出する異常検出器、4はR
OM、5は定期的または不定期的にインタラプト信号を
自動的に発生するインタラプト信号発生器、12はCP
U1がOポート2やROM4との通信をするための信号
(アドレスバス、データバス、コントロールバス)、1
3はOポートの出力、14が異常検出信号である。
施例のブロック図を示している。図1において、1はC
PU、2は処理実行中出力装置を構成するO(出力)ポ
ート、3はCPUの異常を検出する異常検出器、4はR
OM、5は定期的または不定期的にインタラプト信号を
自動的に発生するインタラプト信号発生器、12はCP
U1がOポート2やROM4との通信をするための信号
(アドレスバス、データバス、コントロールバス)、1
3はOポートの出力、14が異常検出信号である。
【0011】前記ROM4には、CPU1が実行するプ
ログラムが格納されており、特にインタラプト信号11
がCPU1に来たとき、CPU1が次のステップ1〜4
の順序で処理して、次のインタラプト信号が来る前に必
ず1〜4の処理が終了するようなプログラムが格納され
ている。すなわち、 〈ステップ1〉Oポート2の出力レベルをHレベルにす
る。 〈ステップ2〉所定の処理プログラムを実行する。 〈ステップ3〉Oポート2の出力をLレベルにする。 〈ステップ4〉終了
ログラムが格納されており、特にインタラプト信号11
がCPU1に来たとき、CPU1が次のステップ1〜4
の順序で処理して、次のインタラプト信号が来る前に必
ず1〜4の処理が終了するようなプログラムが格納され
ている。すなわち、 〈ステップ1〉Oポート2の出力レベルをHレベルにす
る。 〈ステップ2〉所定の処理プログラムを実行する。 〈ステップ3〉Oポート2の出力をLレベルにする。 〈ステップ4〉終了
【0012】つまり、Oポート2の出力信号13は、前
記所定のプログラム実行中はHレベル、終了後はLレベ
ルになるようにプログラムされている。異常検出器3
は、Oポート2の出力信号13のレベルをインタラプト
信号11でラッチして異常検出信号14を出力するとい
う動作を行う。
記所定のプログラム実行中はHレベル、終了後はLレベ
ルになるようにプログラムされている。異常検出器3
は、Oポート2の出力信号13のレベルをインタラプト
信号11でラッチして異常検出信号14を出力するとい
う動作を行う。
【0013】CPU1が正常に動作している時、インタ
ラプト信号発生器5からインタラプト信号11が来たと
きは、前記ROMに格納されているプログラムに従って
必ず前の処理が終了しているので異常検出器3はOポー
ト2の出力レベルのLレベルをラッチしており、異常検
出信号は正常であることを示す。
ラプト信号発生器5からインタラプト信号11が来たと
きは、前記ROMに格納されているプログラムに従って
必ず前の処理が終了しているので異常検出器3はOポー
ト2の出力レベルのLレベルをラッチしており、異常検
出信号は正常であることを示す。
【0014】一方、CPU1が処理プログラムを実行中
に異常になり、例えばCPUが暴走してインタラプト信
号11が来たときも異常状態が続いていた時、Oポート
2の出力レベルはHレベルであるので、異常検出器3は
Hレベルをラッチして、異常検出信号14はCPUが異
常であることを示す。この異常検出信号は、例えばVT
Rのサーボシステムの場合、モータに供給する電源をオ
フさせるために電源ブロックへ送られる。
に異常になり、例えばCPUが暴走してインタラプト信
号11が来たときも異常状態が続いていた時、Oポート
2の出力レベルはHレベルであるので、異常検出器3は
Hレベルをラッチして、異常検出信号14はCPUが異
常であることを示す。この異常検出信号は、例えばVT
Rのサーボシステムの場合、モータに供給する電源をオ
フさせるために電源ブロックへ送られる。
【0015】以上のようにして、CPU1の異常を検出
することができる。この実施例によれば、所定の処理を
要求するときに、前の処理が終了しているかチェックす
るので定期的な処理でない場合にもCPU1の異常を検
出することができる。定期的な処理に使う時では、前記
WDTでは必ず設けている時間余裕分の時間遅れがない
ので、WDTを使用してCPUの異常を検出よりも早く
異常を検出することができる。
することができる。この実施例によれば、所定の処理を
要求するときに、前の処理が終了しているかチェックす
るので定期的な処理でない場合にもCPU1の異常を検
出することができる。定期的な処理に使う時では、前記
WDTでは必ず設けている時間余裕分の時間遅れがない
ので、WDTを使用してCPUの異常を検出よりも早く
異常を検出することができる。
【0016】前記実施例の場合は、インタラプト信号1
1で所定の処理プログラムを開始させるが、インタラプ
ト信号ではなく、ある信号レベルを処理要求信号入力装
置を構成するIポートで監視してその信号レベルの変化
で所定の処理を開始する、という実質的なインタラプト
信号で処理プログラムを開始させてもよい。図2はこの
場合のブロック図を示している。この実施例が図1の実
施例と相違する点は、インタラプト信号がCPU1に入
力していない代わりに、実質的なインタラプト信号を発
生する処理要求信号発生器20からの処理要求信号31
がIポート21に入力していて、CPU1が処理開始信
号31を監視している。
1で所定の処理プログラムを開始させるが、インタラプ
ト信号ではなく、ある信号レベルを処理要求信号入力装
置を構成するIポートで監視してその信号レベルの変化
で所定の処理を開始する、という実質的なインタラプト
信号で処理プログラムを開始させてもよい。図2はこの
場合のブロック図を示している。この実施例が図1の実
施例と相違する点は、インタラプト信号がCPU1に入
力していない代わりに、実質的なインタラプト信号を発
生する処理要求信号発生器20からの処理要求信号31
がIポート21に入力していて、CPU1が処理開始信
号31を監視している。
【0017】次に、CPUの割り込み処理の設定方法に
よっては前の割り込み処理の実行中に次の割り込みが来
たとき、次の割り込みを待たせずに受けつけて実行する
ことも可能である。このように設定した場合の実施例を
図3のブロック図に示している。ここで、22は処理実
行中信号入力装置を構成するIポート、23は異常検出
信号を出力するOポート、24は前記割り込み処理プロ
グラムを格納したROMである。この場合は、ROM2
4にはインタラプト信号発生器5からのインタラプト信
号11がCPU1に来た時、CPUが次のように実行す
るプログラムを格納しておけばよい。
よっては前の割り込み処理の実行中に次の割り込みが来
たとき、次の割り込みを待たせずに受けつけて実行する
ことも可能である。このように設定した場合の実施例を
図3のブロック図に示している。ここで、22は処理実
行中信号入力装置を構成するIポート、23は異常検出
信号を出力するOポート、24は前記割り込み処理プロ
グラムを格納したROMである。この場合は、ROM2
4にはインタラプト信号発生器5からのインタラプト信
号11がCPU1に来た時、CPUが次のように実行す
るプログラムを格納しておけばよい。
【0018】〈ステップ1〉Iポート22からOポート
2の出力13を見る。 〈ステップ2〉その結果、Hレベルならば異常であるの
でOポート23から異常検出信号14を出力する。Lレ
ベルならば正常であるので次へ進む。 〈ステップ3〉Oポート2の出力レベル13をHレベル
にする。 〈ステップ4〉所定のプログラムを実行する。 〈ステップ5〉Oポート2の出力をLレベルにする。 〈ステップ6〉終了。
2の出力13を見る。 〈ステップ2〉その結果、Hレベルならば異常であるの
でOポート23から異常検出信号14を出力する。Lレ
ベルならば正常であるので次へ進む。 〈ステップ3〉Oポート2の出力レベル13をHレベル
にする。 〈ステップ4〉所定のプログラムを実行する。 〈ステップ5〉Oポート2の出力をLレベルにする。 〈ステップ6〉終了。
【0019】この実施例の場合、前記Iポート22、O
ポート2の代わりにメモリーやレジスタ等の記憶装置で
も実現することができる。この実施例を図4のブロック
図に示している。図4において、CPU1に実行させる
次の処理プログラムをROM26に格納しておく。
ポート2の代わりにメモリーやレジスタ等の記憶装置で
も実現することができる。この実施例を図4のブロック
図に示している。図4において、CPU1に実行させる
次の処理プログラムをROM26に格納しておく。
【0020】〈ステップ1〉メモリ25の内容を見る。 〈ステップ2〉その結果、所定の処理実行中の内容であ
れば異常であるのでOポート23から異常検出信号14
を出力する。所定の処理終了であれば正常であるので次
へ進む。 〈ステップ3〉メモリ23の内容を所定の処理実行中に
する。 〈ステップ4〉所定の処理プログラムを実行する。 〈ステップ5〉メモリ25の内容を所定の処理終了にす
る。 〈ステップ6〉終了。
れば異常であるのでOポート23から異常検出信号14
を出力する。所定の処理終了であれば正常であるので次
へ進む。 〈ステップ3〉メモリ23の内容を所定の処理実行中に
する。 〈ステップ4〉所定の処理プログラムを実行する。 〈ステップ5〉メモリ25の内容を所定の処理終了にす
る。 〈ステップ6〉終了。
【0021】前記実施例はいずれも処理全部の終了を監
視していたが、処理の中の一部重要な処理だけを監視し
て、その一部重要な処理だけが次の時までに終了してい
ればよいというプログラムをROMに格納して実施する
ことも可能である。
視していたが、処理の中の一部重要な処理だけを監視し
て、その一部重要な処理だけが次の時までに終了してい
ればよいというプログラムをROMに格納して実施する
ことも可能である。
【0022】
【発明の効果】本発明によれば、CPUにインタラプト
信号が来た時、以前のインタラプト処理が終了している
かどうかを調べて、終了していなかったらCPUが異常
であることを検出するようにしたから、WDTでは不可
能であった不定期な処理に対する異常検出が可能にな
る。また、定期的な処理に対する異常検出もWDTより
早く検出できる。
信号が来た時、以前のインタラプト処理が終了している
かどうかを調べて、終了していなかったらCPUが異常
であることを検出するようにしたから、WDTでは不可
能であった不定期な処理に対する異常検出が可能にな
る。また、定期的な処理に対する異常検出もWDTより
早く検出できる。
【図1】本発明の第1実施例のブロック図である。
【図2】本発明の第2実施例のブロック図である。
【図3】本発明の第3実施例のブロック図である。
【図4】本発明の第4実施例のブロック図である。
【図5】従来例のブロック図である。
1 CPU 2 Oポート 3 CPU異常検出器 4 ROM 5 インタラプト信号発生器 20 処理要求信号発生器 21 Iポート 53 WDT
Claims (5)
- 【請求項1】 CPUと、該CPUに実行させる所定の
プログラムを格納した記憶装置と、前記CPUに所定の
処理の開始を要求する処理要求信号発生器と、前記所定
の処理が実行中である時とない時を識別して実行中信号
を出力する処理実行中信号出力装置と、前記処理要求信
号が来た時または前記CPUが前記所定の処理を開始す
る直前に前記実行中信号を見て前記CPUの異常を検出
する異常検出器とを備えることを特徴とするCPU異常
検出装置。 - 【請求項2】 前記処理要求信号発生器をインタラプト
信号発生器としたことを特徴とする請求項1記載のCP
U異常検出装置。 - 【請求項3】 前記処理要求信号を入力するIポートを
備えたことを特徴とする請求項1記載のCPU異常検出
装置。 - 【請求項4】 CPUと、前記CPUにインタラプトす
る信号を発生するインタラプト信号発生器と、該インタ
ラプト信号発生器からのインタラプト信号が前記CPU
に来た時、前のインタラプト信号による割り込み処理に
優先して後のインタラプト信号による割り込み処理をC
PUが実行するプログラムを格納した記憶装置と、CP
U実行中信号を出力する処理実行中信号出力装置と、該
処理実行中信号出力装置の信号を受ける処理実行中信号
入力装置と、該処理実行中信号入力装置の信号入力レベ
ルに基づいて異常信号を検出して異常検出信号を出力す
る異常信号出力装置とを備えることを特徴とするCPU
異常検出装置。 - 【請求項5】 前記処理実行中信号出力装置及び処理実
行中信号入力装置を記憶装置で構成したことを特徴とす
る請求項4記載のCPU異常検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21340692A JP3214079B2 (ja) | 1992-07-17 | 1992-07-17 | Cpuの異常検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21340692A JP3214079B2 (ja) | 1992-07-17 | 1992-07-17 | Cpuの異常検出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0635757A true JPH0635757A (ja) | 1994-02-10 |
JP3214079B2 JP3214079B2 (ja) | 2001-10-02 |
Family
ID=16638701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21340692A Expired - Fee Related JP3214079B2 (ja) | 1992-07-17 | 1992-07-17 | Cpuの異常検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3214079B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008298279A (ja) * | 2007-06-04 | 2008-12-11 | Toshiba Corp | 電子機器およびこの電子機器に用いるヒンジ装置 |
JP2010061198A (ja) * | 2008-09-01 | 2010-03-18 | Fujitsu Microelectronics Ltd | 検証支援プログラム、検証支援装置、および検証支援方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102668108B1 (ko) * | 2022-01-07 | 2024-05-22 | 이철호 | 휴대용 핸드드립 필터 |
-
1992
- 1992-07-17 JP JP21340692A patent/JP3214079B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008298279A (ja) * | 2007-06-04 | 2008-12-11 | Toshiba Corp | 電子機器およびこの電子機器に用いるヒンジ装置 |
JP2010061198A (ja) * | 2008-09-01 | 2010-03-18 | Fujitsu Microelectronics Ltd | 検証支援プログラム、検証支援装置、および検証支援方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3214079B2 (ja) | 2001-10-02 |
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