JPH0635757A - Ｃｐｕの異常検出装置 - Google Patents
Ｃｐｕの異常検出装置Info
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- JPH0635757A JPH0635757A JP4213406A JP21340692A JPH0635757A JP H0635757 A JPH0635757 A JP H0635757A JP 4213406 A JP4213406 A JP 4213406A JP 21340692 A JP21340692 A JP 21340692A JP H0635757 A JPH0635757 A JP H0635757A
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Abstract
(57)【要約】
【目的】 ＶＴＲのサーボシステムに適用して好適なＣ
ＰＵの異常検出装置を提供する。 【構成】 Ｏポート２の出力信号レベル１３は、インタ
ラプト信号発生器５のインタラプト信号１１に基づいて
ＣＰＵ１がＲＯＭ４に格納された所定の処理プログラム
実行中はＨレベル、終了後はＬレベルになる。次のイン
タラプト信号が来る前にＬレベルの時は、異常検出器３
はこのＬレベルをラッチしてＣＰＵ１が異常でないこと
を検出する。ＣＰＵ１がプログラム実行中に異常にな
り、インタラプト信号１１が来た時も異常状態が続く時
は、Ｏポート２の出力レベルはＨレベルとなっており、
異常検出器３はＨレベルをラッチしてＣＰＵが異常であ
ることを検出し、ＶＴＲのサーボシステムのモータの電
源をオフする。ウォッチドドッグタイマでは不可能な不
定期な処理の異常検出が可能となる。
ＰＵの異常検出装置を提供する。 【構成】 Ｏポート２の出力信号レベル１３は、インタ
ラプト信号発生器５のインタラプト信号１１に基づいて
ＣＰＵ１がＲＯＭ４に格納された所定の処理プログラム
実行中はＨレベル、終了後はＬレベルになる。次のイン
タラプト信号が来る前にＬレベルの時は、異常検出器３
はこのＬレベルをラッチしてＣＰＵ１が異常でないこと
を検出する。ＣＰＵ１がプログラム実行中に異常にな
り、インタラプト信号１１が来た時も異常状態が続く時
は、Ｏポート２の出力レベルはＨレベルとなっており、
異常検出器３はＨレベルをラッチしてＣＰＵが異常であ
ることを検出し、ＶＴＲのサーボシステムのモータの電
源をオフする。ウォッチドドッグタイマでは不可能な不
定期な処理の異常検出が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＶＴＲのサーボシステ
ム等に適用して好適なＣＰＵの異常を監視し、ＣＰＵの
異常を検出する異常検出装置に関する。
ム等に適用して好適なＣＰＵの異常を監視し、ＣＰＵの
異常を検出する異常検出装置に関する。
【０００２】
【従来の技術】ＶＴＲに用いられるサーボシステムにお
いて、サーボ制御用にＣＰＵが使用され、このＣＰＵか
らの指令に基づいてキャプスタンサーボ回路等の周辺回
路が制御されるようになされている。このＣＰＵの動作
を監視する方法として、ウォッチドドッグタイマー（以
下、ＷＤＴという。）がある。このＷＤＴは、次のよう
な動作をするタイマーである。 １．ＣＰＵが定期的にＷＤＴをアクセスし、ＷＤＴをリ
セットする。 ２．一定時間以上アクセスされなかったら出力レベルを
変える。この出力レベルが変化したことによりＣＰＵが
正常に動作していないことを示す。 すなわち、ＣＰＵが正常であればある一定時間にアクセ
スのあるはずのものが、一定時間たってもアクセスがな
い場合に異常と判定するものである。このＷＤＴの使用
方法として、ＷＤＴが定期的にアクセスされる間隔の時
間を予め知っていて、その最長時間に余裕を加えた時間
をＷＤＴに設定しておいてからＣＰＵの動作を開始す
る。
いて、サーボ制御用にＣＰＵが使用され、このＣＰＵか
らの指令に基づいてキャプスタンサーボ回路等の周辺回
路が制御されるようになされている。このＣＰＵの動作
を監視する方法として、ウォッチドドッグタイマー（以
下、ＷＤＴという。）がある。このＷＤＴは、次のよう
な動作をするタイマーである。 １．ＣＰＵが定期的にＷＤＴをアクセスし、ＷＤＴをリ
セットする。 ２．一定時間以上アクセスされなかったら出力レベルを
変える。この出力レベルが変化したことによりＣＰＵが
正常に動作していないことを示す。 すなわち、ＣＰＵが正常であればある一定時間にアクセ
スのあるはずのものが、一定時間たってもアクセスがな
い場合に異常と判定するものである。このＷＤＴの使用
方法として、ＷＤＴが定期的にアクセスされる間隔の時
間を予め知っていて、その最長時間に余裕を加えた時間
をＷＤＴに設定しておいてからＣＰＵの動作を開始す
る。
【０００３】図５に示すブロック図は、このＷＤＴを採
用したキャプスタンサーボ回路等の周辺処理回路を含む
ＣＰＵ制御回路の従来例を示している。図５において、
１はサーボシステムにおける各種制御を司るＣＰＵであ
って、該ＣＰＵ１からの各種信号（アドレス信号、コン
トロール信号）はアドレスデコーダ５１に供給され、こ
の中アドレス信号がデコードされ、このデコードされた
アドレスデータに基づいてコントロール信号が周辺処理
回路（キャプスタンサーボ用の駆動回路等）５２に対し
て特定のアクセス信号として供給される。
用したキャプスタンサーボ回路等の周辺処理回路を含む
ＣＰＵ制御回路の従来例を示している。図５において、
１はサーボシステムにおける各種制御を司るＣＰＵであ
って、該ＣＰＵ１からの各種信号（アドレス信号、コン
トロール信号）はアドレスデコーダ５１に供給され、こ
の中アドレス信号がデコードされ、このデコードされた
アドレスデータに基づいてコントロール信号が周辺処理
回路（キャプスタンサーボ用の駆動回路等）５２に対し
て特定のアクセス信号として供給される。
【０００４】５３は前記ＷＤＴであって、このＷＤＴ５
３にはアドレスデコーダ５１からのデコードされた出力
が供給され、ＣＰＵ１の正常動作時では一定時間毎に
（定期的に）このＷＤＴ５３がデコード出力によってア
クセスされるためリセットされて、常にＷＤＴ５３がオ
ーバーフローしないようになっている。
３にはアドレスデコーダ５１からのデコードされた出力
が供給され、ＣＰＵ１の正常動作時では一定時間毎に
（定期的に）このＷＤＴ５３がデコード出力によってア
クセスされるためリセットされて、常にＷＤＴ５３がオ
ーバーフローしないようになっている。
【０００５】ＣＰＵ１が異常状態となった時はＷＤＴ５
３が正常にアクセスされないため、このＷＤＴ５３がリ
セットされずにオーバーフローによって得られる制御信
号に基づいてＣＰＵ１が強制的に最上位インタラプト
（ＮＭＩ）若しくはリセットがかかるようになってい
る。
３が正常にアクセスされないため、このＷＤＴ５３がリ
セットされずにオーバーフローによって得られる制御信
号に基づいてＣＰＵ１が強制的に最上位インタラプト
（ＮＭＩ）若しくはリセットがかかるようになってい
る。
【０００６】しかしながら、前記ＷＤＴ５３によるＣＰ
Ｕ１の異常監視には次のような限界がある。 １．ＷＤＴは定期的な処理が定期的に行われないという
異常を検出するものであるから、不定期な処理に対して
の監視には使用できない。例えば、ＶＴＲのサーボシス
テムでテープ速度計測処理をモータの１回転に４回行う
時、モータが停止状態では処理がない状態になるのでＷ
ＤＴを使おうとするとモータのコントロールのために無
限大の時間をしなければならず、ＷＤＴを使用すること
ができない。このようなＶＴＲのサーボシステムでＣＰ
Ｕの動作が異常になり、その異常が検出できないとテー
プダメージを与えてしまうことになる恐れがある。
Ｕ１の異常監視には次のような限界がある。 １．ＷＤＴは定期的な処理が定期的に行われないという
異常を検出するものであるから、不定期な処理に対して
の監視には使用できない。例えば、ＶＴＲのサーボシス
テムでテープ速度計測処理をモータの１回転に４回行う
時、モータが停止状態では処理がない状態になるのでＷ
ＤＴを使おうとするとモータのコントロールのために無
限大の時間をしなければならず、ＷＤＴを使用すること
ができない。このようなＶＴＲのサーボシステムでＣＰ
Ｕの動作が異常になり、その異常が検出できないとテー
プダメージを与えてしまうことになる恐れがある。
【０００７】２．ＷＤＴの異常時間の設定値は正常な動
作でアクセスされる最長時間に余裕を加えた値にしなけ
ればならないので、その余裕の分だけ検出が遅れること
になる。
作でアクセスされる最長時間に余裕を加えた値にしなけ
ればならないので、その余裕の分だけ検出が遅れること
になる。
【０００８】
【発明が解決しようとする課題】本発明は、ＷＤＴを使
用すると生ずる前記問題点を回避するために、ＷＤＴを
使用しないで解決したＣＰＵの動作を監視するＣＰＵ監
視装置を提供する点にある。
用すると生ずる前記問題点を回避するために、ＷＤＴを
使用しないで解決したＣＰＵの動作を監視するＣＰＵ監
視装置を提供する点にある。
【０００９】
【課題を解決するための手段】本発明は、ＣＰＵと、該
ＣＰＵに実行させる所定のプログラムを格納した記憶装
置と、前記ＣＰＵに所定の処理の開始を要求するインタ
ラプト信号発生器と、前記所定の処理が実行中である時
とない時を識別して実行中信号を出力する処理実行中信
号出力装置と、前記処理要求信号が来た時または前記Ｃ
ＰＵが前記所定の処理を開始する直前に前記実行中信号
を見て前記ＣＰＵの異常を検出する異常検出器とを備
え、ＣＰＵにインタラプト信号が来た時、前のインタラ
プト処理が終了しているかどうかを調べ、終了していな
かったらＣＰＵが異常であるという検出を行うことを特
徴とするものでる。
ＣＰＵに実行させる所定のプログラムを格納した記憶装
置と、前記ＣＰＵに所定の処理の開始を要求するインタ
ラプト信号発生器と、前記所定の処理が実行中である時
とない時を識別して実行中信号を出力する処理実行中信
号出力装置と、前記処理要求信号が来た時または前記Ｃ
ＰＵが前記所定の処理を開始する直前に前記実行中信号
を見て前記ＣＰＵの異常を検出する異常検出器とを備
え、ＣＰＵにインタラプト信号が来た時、前のインタラ
プト処理が終了しているかどうかを調べ、終了していな
かったらＣＰＵが異常であるという検出を行うことを特
徴とするものでる。
【００１０】
【実施例】図１は、本発明ＣＰＵ異常検出装置の第１実
施例のブロック図を示している。図１において、１はＣ
ＰＵ、２は処理実行中出力装置を構成するＯ（出力）ポ
ート、３はＣＰＵの異常を検出する異常検出器、４はＲ
ＯＭ、５は定期的または不定期的にインタラプト信号を
自動的に発生するインタラプト信号発生器、１２はＣＰ
Ｕ１がＯポート２やＲＯＭ４との通信をするための信号
（アドレスバス、データバス、コントロールバス）、１
３はＯポートの出力、１４が異常検出信号である。
施例のブロック図を示している。図１において、１はＣ
ＰＵ、２は処理実行中出力装置を構成するＯ（出力）ポ
ート、３はＣＰＵの異常を検出する異常検出器、４はＲ
ＯＭ、５は定期的または不定期的にインタラプト信号を
自動的に発生するインタラプト信号発生器、１２はＣＰ
Ｕ１がＯポート２やＲＯＭ４との通信をするための信号
（アドレスバス、データバス、コントロールバス）、１
３はＯポートの出力、１４が異常検出信号である。
【００１１】前記ＲＯＭ４には、ＣＰＵ１が実行するプ
ログラムが格納されており、特にインタラプト信号１１
がＣＰＵ１に来たとき、ＣＰＵ１が次のステップ１〜４
の順序で処理して、次のインタラプト信号が来る前に必
ず１〜４の処理が終了するようなプログラムが格納され
ている。すなわち、 〈ステップ１〉Ｏポート２の出力レベルをＨレベルにす
る。 〈ステップ２〉所定の処理プログラムを実行する。 〈ステップ３〉Ｏポート２の出力をＬレベルにする。 〈ステップ４〉終了
ログラムが格納されており、特にインタラプト信号１１
がＣＰＵ１に来たとき、ＣＰＵ１が次のステップ１〜４
の順序で処理して、次のインタラプト信号が来る前に必
ず１〜４の処理が終了するようなプログラムが格納され
ている。すなわち、 〈ステップ１〉Ｏポート２の出力レベルをＨレベルにす
る。 〈ステップ２〉所定の処理プログラムを実行する。 〈ステップ３〉Ｏポート２の出力をＬレベルにする。 〈ステップ４〉終了
【００１２】つまり、Ｏポート２の出力信号１３は、前
記所定のプログラム実行中はＨレベル、終了後はＬレベ
ルになるようにプログラムされている。異常検出器３
は、Ｏポート２の出力信号１３のレベルをインタラプト
信号１１でラッチして異常検出信号１４を出力するとい
う動作を行う。
記所定のプログラム実行中はＨレベル、終了後はＬレベ
ルになるようにプログラムされている。異常検出器３
は、Ｏポート２の出力信号１３のレベルをインタラプト
信号１１でラッチして異常検出信号１４を出力するとい
う動作を行う。
【００１３】ＣＰＵ１が正常に動作している時、インタ
ラプト信号発生器５からインタラプト信号１１が来たと
きは、前記ＲＯＭに格納されているプログラムに従って
必ず前の処理が終了しているので異常検出器３はＯポー
ト２の出力レベルのＬレベルをラッチしており、異常検
出信号は正常であることを示す。
ラプト信号発生器５からインタラプト信号１１が来たと
きは、前記ＲＯＭに格納されているプログラムに従って
必ず前の処理が終了しているので異常検出器３はＯポー
ト２の出力レベルのＬレベルをラッチしており、異常検
出信号は正常であることを示す。
【００１４】一方、ＣＰＵ１が処理プログラムを実行中
に異常になり、例えばＣＰＵが暴走してインタラプト信
号１１が来たときも異常状態が続いていた時、Ｏポート
２の出力レベルはＨレベルであるので、異常検出器３は
Ｈレベルをラッチして、異常検出信号１４はＣＰＵが異
常であることを示す。この異常検出信号は、例えばＶＴ
Ｒのサーボシステムの場合、モータに供給する電源をオ
フさせるために電源ブロックへ送られる。
に異常になり、例えばＣＰＵが暴走してインタラプト信
号１１が来たときも異常状態が続いていた時、Ｏポート
２の出力レベルはＨレベルであるので、異常検出器３は
Ｈレベルをラッチして、異常検出信号１４はＣＰＵが異
常であることを示す。この異常検出信号は、例えばＶＴ
Ｒのサーボシステムの場合、モータに供給する電源をオ
フさせるために電源ブロックへ送られる。
【００１５】以上のようにして、ＣＰＵ１の異常を検出
することができる。この実施例によれば、所定の処理を
要求するときに、前の処理が終了しているかチェックす
るので定期的な処理でない場合にもＣＰＵ１の異常を検
出することができる。定期的な処理に使う時では、前記
ＷＤＴでは必ず設けている時間余裕分の時間遅れがない
ので、ＷＤＴを使用してＣＰＵの異常を検出よりも早く
異常を検出することができる。
することができる。この実施例によれば、所定の処理を
要求するときに、前の処理が終了しているかチェックす
るので定期的な処理でない場合にもＣＰＵ１の異常を検
出することができる。定期的な処理に使う時では、前記
ＷＤＴでは必ず設けている時間余裕分の時間遅れがない
ので、ＷＤＴを使用してＣＰＵの異常を検出よりも早く
異常を検出することができる。
【００１６】前記実施例の場合は、インタラプト信号１
１で所定の処理プログラムを開始させるが、インタラプ
ト信号ではなく、ある信号レベルを処理要求信号入力装
置を構成するＩポートで監視してその信号レベルの変化
で所定の処理を開始する、という実質的なインタラプト
信号で処理プログラムを開始させてもよい。図２はこの
場合のブロック図を示している。この実施例が図１の実
施例と相違する点は、インタラプト信号がＣＰＵ１に入
力していない代わりに、実質的なインタラプト信号を発
生する処理要求信号発生器２０からの処理要求信号３１
がＩポート２１に入力していて、ＣＰＵ１が処理開始信
号３１を監視している。
１で所定の処理プログラムを開始させるが、インタラプ
ト信号ではなく、ある信号レベルを処理要求信号入力装
置を構成するＩポートで監視してその信号レベルの変化
で所定の処理を開始する、という実質的なインタラプト
信号で処理プログラムを開始させてもよい。図２はこの
場合のブロック図を示している。この実施例が図１の実
施例と相違する点は、インタラプト信号がＣＰＵ１に入
力していない代わりに、実質的なインタラプト信号を発
生する処理要求信号発生器２０からの処理要求信号３１
がＩポート２１に入力していて、ＣＰＵ１が処理開始信
号３１を監視している。
【００１７】次に、ＣＰＵの割り込み処理の設定方法に
よっては前の割り込み処理の実行中に次の割り込みが来
たとき、次の割り込みを待たせずに受けつけて実行する
ことも可能である。このように設定した場合の実施例を
図３のブロック図に示している。ここで、２２は処理実
行中信号入力装置を構成するＩポート、２３は異常検出
信号を出力するＯポート、２４は前記割り込み処理プロ
グラムを格納したＲＯＭである。この場合は、ＲＯＭ２
４にはインタラプト信号発生器５からのインタラプト信
号１１がＣＰＵ１に来た時、ＣＰＵが次のように実行す
るプログラムを格納しておけばよい。
よっては前の割り込み処理の実行中に次の割り込みが来
たとき、次の割り込みを待たせずに受けつけて実行する
ことも可能である。このように設定した場合の実施例を
図３のブロック図に示している。ここで、２２は処理実
行中信号入力装置を構成するＩポート、２３は異常検出
信号を出力するＯポート、２４は前記割り込み処理プロ
グラムを格納したＲＯＭである。この場合は、ＲＯＭ２
４にはインタラプト信号発生器５からのインタラプト信
号１１がＣＰＵ１に来た時、ＣＰＵが次のように実行す
るプログラムを格納しておけばよい。
【００１８】〈ステップ１〉Ｉポート２２からＯポート
２の出力１３を見る。 〈ステップ２〉その結果、Ｈレベルならば異常であるの
でＯポート２３から異常検出信号１４を出力する。Ｌレ
ベルならば正常であるので次へ進む。 〈ステップ３〉Ｏポート２の出力レベル１３をＨレベル
にする。 〈ステップ４〉所定のプログラムを実行する。 〈ステップ５〉Ｏポート２の出力をＬレベルにする。 〈ステップ６〉終了。
２の出力１３を見る。 〈ステップ２〉その結果、Ｈレベルならば異常であるの
でＯポート２３から異常検出信号１４を出力する。Ｌレ
ベルならば正常であるので次へ進む。 〈ステップ３〉Ｏポート２の出力レベル１３をＨレベル
にする。 〈ステップ４〉所定のプログラムを実行する。 〈ステップ５〉Ｏポート２の出力をＬレベルにする。 〈ステップ６〉終了。
【００１９】この実施例の場合、前記Ｉポート２２、Ｏ
ポート２の代わりにメモリーやレジスタ等の記憶装置で
も実現することができる。この実施例を図４のブロック
図に示している。図４において、ＣＰＵ１に実行させる
次の処理プログラムをＲＯＭ２６に格納しておく。
ポート２の代わりにメモリーやレジスタ等の記憶装置で
も実現することができる。この実施例を図４のブロック
図に示している。図４において、ＣＰＵ１に実行させる
次の処理プログラムをＲＯＭ２６に格納しておく。
【００２０】〈ステップ１〉メモリ２５の内容を見る。 〈ステップ２〉その結果、所定の処理実行中の内容であ
れば異常であるのでＯポート２３から異常検出信号１４
を出力する。所定の処理終了であれば正常であるので次
へ進む。 〈ステップ３〉メモリ２３の内容を所定の処理実行中に
する。 〈ステップ４〉所定の処理プログラムを実行する。 〈ステップ５〉メモリ２５の内容を所定の処理終了にす
る。 〈ステップ６〉終了。
れば異常であるのでＯポート２３から異常検出信号１４
を出力する。所定の処理終了であれば正常であるので次
へ進む。 〈ステップ３〉メモリ２３の内容を所定の処理実行中に
する。 〈ステップ４〉所定の処理プログラムを実行する。 〈ステップ５〉メモリ２５の内容を所定の処理終了にす
る。 〈ステップ６〉終了。
【００２１】前記実施例はいずれも処理全部の終了を監
視していたが、処理の中の一部重要な処理だけを監視し
て、その一部重要な処理だけが次の時までに終了してい
ればよいというプログラムをＲＯＭに格納して実施する
ことも可能である。
視していたが、処理の中の一部重要な処理だけを監視し
て、その一部重要な処理だけが次の時までに終了してい
ればよいというプログラムをＲＯＭに格納して実施する
ことも可能である。
【００２２】
【発明の効果】本発明によれば、ＣＰＵにインタラプト
信号が来た時、以前のインタラプト処理が終了している
かどうかを調べて、終了していなかったらＣＰＵが異常
であることを検出するようにしたから、ＷＤＴでは不可
能であった不定期な処理に対する異常検出が可能にな
る。また、定期的な処理に対する異常検出もＷＤＴより
早く検出できる。
信号が来た時、以前のインタラプト処理が終了している
かどうかを調べて、終了していなかったらＣＰＵが異常
であることを検出するようにしたから、ＷＤＴでは不可
能であった不定期な処理に対する異常検出が可能にな
る。また、定期的な処理に対する異常検出もＷＤＴより
早く検出できる。
【図１】本発明の第１実施例のブロック図である。
【図２】本発明の第２実施例のブロック図である。
【図３】本発明の第３実施例のブロック図である。
【図４】本発明の第４実施例のブロック図である。
【図５】従来例のブロック図である。
１ ＣＰＵ ２ Ｏポート ３ ＣＰＵ異常検出器 ４ ＲＯＭ ５ インタラプト信号発生器 ２０ 処理要求信号発生器 ２１ Ｉポート ５３ ＷＤＴ
Claims (5)
- 【請求項１】 ＣＰＵと、該ＣＰＵに実行させる所定の
プログラムを格納した記憶装置と、前記ＣＰＵに所定の
処理の開始を要求する処理要求信号発生器と、前記所定
の処理が実行中である時とない時を識別して実行中信号
を出力する処理実行中信号出力装置と、前記処理要求信
号が来た時または前記ＣＰＵが前記所定の処理を開始す
る直前に前記実行中信号を見て前記ＣＰＵの異常を検出
する異常検出器とを備えることを特徴とするＣＰＵ異常
検出装置。 - 【請求項２】 前記処理要求信号発生器をインタラプト
信号発生器としたことを特徴とする請求項１記載のＣＰ
Ｕ異常検出装置。 - 【請求項３】 前記処理要求信号を入力するＩポートを
備えたことを特徴とする請求項１記載のＣＰＵ異常検出
装置。 - 【請求項４】 ＣＰＵと、前記ＣＰＵにインタラプトす
る信号を発生するインタラプト信号発生器と、該インタ
ラプト信号発生器からのインタラプト信号が前記ＣＰＵ
に来た時、前のインタラプト信号による割り込み処理に
優先して後のインタラプト信号による割り込み処理をＣ
ＰＵが実行するプログラムを格納した記憶装置と、ＣＰ
Ｕ実行中信号を出力する処理実行中信号出力装置と、該
処理実行中信号出力装置の信号を受ける処理実行中信号
入力装置と、該処理実行中信号入力装置の信号入力レベ
ルに基づいて異常信号を検出して異常検出信号を出力す
る異常信号出力装置とを備えることを特徴とするＣＰＵ
異常検出装置。 - 【請求項５】 前記処理実行中信号出力装置及び処理実
行中信号入力装置を記憶装置で構成したことを特徴とす
る請求項４記載のＣＰＵ異常検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21340692A JP3214079B2 (ja) | 1992-07-17 | 1992-07-17 | Ｃｐｕの異常検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21340692A JP3214079B2 (ja) | 1992-07-17 | 1992-07-17 | Ｃｐｕの異常検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0635757A true JPH0635757A (ja) | 1994-02-10 |
| JP3214079B2 JP3214079B2 (ja) | 2001-10-02 |
Family
ID=16638701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21340692A Expired - Fee Related JP3214079B2 (ja) | 1992-07-17 | 1992-07-17 | Ｃｐｕの異常検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214079B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008298279A (ja) * | 2007-06-04 | 2008-12-11 | Toshiba Corp | 電子機器およびこの電子機器に用いるヒンジ装置 |
| JP2010061198A (ja) * | 2008-09-01 | 2010-03-18 | Fujitsu Microelectronics Ltd | 検証支援プログラム、検証支援装置、および検証支援方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102668108B1 (ko) * | 2022-01-07 | 2024-05-22 | 이철호 | 휴대용 핸드드립 필터 |
-
1992
- 1992-07-17 JP JP21340692A patent/JP3214079B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008298279A (ja) * | 2007-06-04 | 2008-12-11 | Toshiba Corp | 電子機器およびこの電子機器に用いるヒンジ装置 |
| JP2010061198A (ja) * | 2008-09-01 | 2010-03-18 | Fujitsu Microelectronics Ltd | 検証支援プログラム、検証支援装置、および検証支援方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3214079B2 (ja) | 2001-10-02 |
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