JP2658842B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2658842B2 JP2658842B2 JP5315985A JP31598593A JP2658842B2 JP 2658842 B2 JP2658842 B2 JP 2658842B2 JP 5315985 A JP5315985 A JP 5315985A JP 31598593 A JP31598593 A JP 31598593A JP 2658842 B2 JP2658842 B2 JP 2658842B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- semiconductor device
- region
- substrate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 50
- 239000000758 substrate Substances 0.000 claims description 30
- 230000005684 electric field Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000007373 indentation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にドレイン・ソ−ス間に印加される過電圧サ−ジに対し
て強い半導体装置の構造に関する。
にドレイン・ソ−ス間に印加される過電圧サ−ジに対し
て強い半導体装置の構造に関する。
【０００２】
【従来の技術】従来の半導体装置は、例えば図３に示す
ように、5E14／cm3程度にボロンをド−プしたＰ-基板１
にＮ-ドレイン２、Ｐ領域(Ｐ層３)、ゲ−ト酸化膜４、
ゲ−ト電極５、Ｐベ−ス６、Ｎ+ソ−ス／Ｎ+ドレイン７
を順次形成し、ドレイン・ソ−ス間耐圧300Vの半導体装
置を得ている(特開平3−242976号公報参照)。
ように、5E14／cm3程度にボロンをド−プしたＰ-基板１
にＮ-ドレイン２、Ｐ領域(Ｐ層３)、ゲ−ト酸化膜４、
ゲ−ト電極５、Ｐベ−ス６、Ｎ+ソ−ス／Ｎ+ドレイン７
を順次形成し、ドレイン・ソ−ス間耐圧300Vの半導体装
置を得ている(特開平3−242976号公報参照)。
【０００３】また、従来の他の半導体装置は、図４に示
すように、4E14／cm3程度にボロンをド−プしたＰ-基板
１にＰ型埋込層13、Ｎ-ドレイン２、Ｐ層３、ゲ−ト酸
化膜４、ゲ−ト電極５、Ｐベ−ス６、Ｎ+ソ−ス／Ｎ+ド
レイン７、ソ−ス電極10、ドレイン電極11を順次形成
し、ドレイン・ソ− ス間耐圧370Vの半導体装置を得て
いる(米国特許第4,300,150号明細書参照)。
すように、4E14／cm3程度にボロンをド−プしたＰ-基板
１にＰ型埋込層13、Ｎ-ドレイン２、Ｐ層３、ゲ−ト酸
化膜４、ゲ−ト電極５、Ｐベ−ス６、Ｎ+ソ−ス／Ｎ+ド
レイン７、ソ−ス電極10、ドレイン電極11を順次形成
し、ドレイン・ソ− ス間耐圧370Vの半導体装置を得て
いる(米国特許第4,300,150号明細書参照)。
【０００４】
【発明が解決しようとする課題】前記図３及び図４に示
す従来の半導体装置では、ドレイン・ソ−ス間耐圧がＮ
-ドレイン２の不純物濃度とソ−ス・ドレイン間の長さ
で決まるようにするため、Ｐ-基板１は、不純物濃度が
十分低く抑えられ、Ｎ-ドレイン２とＰ-基板１との耐圧
は、ドレイン・ソ−ス間耐圧よりも充分高く設定してい
た。
す従来の半導体装置では、ドレイン・ソ−ス間耐圧がＮ
-ドレイン２の不純物濃度とソ−ス・ドレイン間の長さ
で決まるようにするため、Ｐ-基板１は、不純物濃度が
十分低く抑えられ、Ｎ-ドレイン２とＰ-基板１との耐圧
は、ドレイン・ソ−ス間耐圧よりも充分高く設定してい
た。
【０００５】例えば前記図３に示す従来の半導体装置で
は、Ｐ-基板１の濃度は5E14／cm3程度であるため、Ｎ-
ドレイン２とＰ-基板１の耐圧は約530Vであり、ドレイ
ン・ソ−ス間耐圧300Vに比べて充分高くなっている。ま
た、前記図４に示す従来の半導体装置では、Ｐ-基板の
濃度は4E14／cm3程度であるため、Ｎ-ドレイン２とＰ-
基板１の耐圧は約630Vであり、ドレイン・ソ−ス間耐圧
370Vに比べて充分高くなっている。
は、Ｐ-基板１の濃度は5E14／cm3程度であるため、Ｎ-
ドレイン２とＰ-基板１の耐圧は約530Vであり、ドレイ
ン・ソ−ス間耐圧300Vに比べて充分高くなっている。ま
た、前記図４に示す従来の半導体装置では、Ｐ-基板の
濃度は4E14／cm3程度であるため、Ｎ-ドレイン２とＰ-
基板１の耐圧は約630Vであり、ドレイン・ソ−ス間耐圧
370Vに比べて充分高くなっている。
【０００６】このような耐圧構造の従来の半導体装置で
は、インダクタンス負荷等を駆動する場合には、インダ
クタンスからの逆サ−ジでドレイン・ソ−ス間がブレ−
クダウンし、このブレ−クダウン電流がＰベ−ス６を流
れる際にＰベ−ス６内で電圧降下を起こし、Ｎ+ソ−ス
７、 Ｐベ−ス６、Ｎ-ドレイン２よりなる寄生ＮＰＮト
ランジスタをタ−ンオンさせるため、電流集中により半
導体装置を破壊させるという問題点があった。
は、インダクタンス負荷等を駆動する場合には、インダ
クタンスからの逆サ−ジでドレイン・ソ−ス間がブレ−
クダウンし、このブレ−クダウン電流がＰベ−ス６を流
れる際にＰベ−ス６内で電圧降下を起こし、Ｎ+ソ−ス
７、 Ｐベ−ス６、Ｎ-ドレイン２よりなる寄生ＮＰＮト
ランジスタをタ−ンオンさせるため、電流集中により半
導体装置を破壊させるという問題点があった。
【０００７】本発明は、上記問題点に鑑み成されたもの
であって、その目的は、ドレイン・ソ−ス間に印加され
る過電圧サ−ジに対して強い、即ち逆サ−ジに対して強
い半導体装置を提供することにある。
であって、その目的は、ドレイン・ソ−ス間に印加され
る過電圧サ−ジに対して強い、即ち逆サ−ジに対して強
い半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置で
は、具体的には、前記図３及び図４に示す従来の半導体
装置において、Ｐ-基板１の不純物濃度を高くし、Ｎ-ド
レイン２とＰ-基板１との耐圧がソ−ス・ドレイン間耐
圧よりも低くした構造となっており、これにより前記目
的とするドレイン・ソ−ス間に印加される過電圧サ−ジ
に対して強い半導体装置を提供するものである。
は、具体的には、前記図３及び図４に示す従来の半導体
装置において、Ｐ-基板１の不純物濃度を高くし、Ｎ-ド
レイン２とＰ-基板１との耐圧がソ−ス・ドレイン間耐
圧よりも低くした構造となっており、これにより前記目
的とするドレイン・ソ−ス間に印加される過電圧サ−ジ
に対して強い半導体装置を提供するものである。
【０００９】即ち、本発明は、「第１導電型半導体基板
上に第２導電型半導体領域を形成し、この第２導電型半
導体領域の表面に形成された第１導電型ベース領域の中
に高濃度第２導電型半 導体領域を形成すると共に、前記
ベース領域に一部重畳してゲート電極を形成 し、前記第
２導電型半導体領域の表面に形成された高濃度第２導電
型半導体領 域と前記ゲート電極との間に第１導電型電界
緩和層を形成した半導体装置であ って、前記第１導電型
半導体基板と前記第２導電型半導体領域との接合部を保
護ダイオードとして使用することを特徴とする半導体装
置。」(請求項１)を要旨とし、また、「前記第１導電型
半導体基板と前記第２導電型半導体領域との接合部耐圧
が、ド レイン・ソース間耐圧より低い」(請求項２)こと
を特徴とする。
上に第２導電型半導体領域を形成し、この第２導電型半
導体領域の表面に形成された第１導電型ベース領域の中
に高濃度第２導電型半 導体領域を形成すると共に、前記
ベース領域に一部重畳してゲート電極を形成 し、前記第
２導電型半導体領域の表面に形成された高濃度第２導電
型半導体領 域と前記ゲート電極との間に第１導電型電界
緩和層を形成した半導体装置であ って、前記第１導電型
半導体基板と前記第２導電型半導体領域との接合部を保
護ダイオードとして使用することを特徴とする半導体装
置。」(請求項１)を要旨とし、また、「前記第１導電型
半導体基板と前記第２導電型半導体領域との接合部耐圧
が、ド レイン・ソース間耐圧より低い」(請求項２)こと
を特徴とする。
【００１０】
【実施例】次に、本発明について図１及び図２を参照し
て説明する。図１は、本発明の実施例を示す半導体装置
の平面図であり、図２は、図１のＸ−Ｘ線に沿った縦断
面図である。本実施例の半導体装置では、図２におい
て、Ｐ-基板１としては、ドレイン・ソ−ス間耐圧が600
Vの場合を例に取ると、4E14／cm3程度にボロンがド−プ
された基板が用いられる。
て説明する。図１は、本発明の実施例を示す半導体装置
の平面図であり、図２は、図１のＸ−Ｘ線に沿った縦断
面図である。本実施例の半導体装置では、図２におい
て、Ｐ-基板１としては、ドレイン・ソ−ス間耐圧が600
Vの場合を例に取ると、4E14／cm3程度にボロンがド−プ
された基板が用いられる。
【００１１】Ｎ-ドレイン２は、加速電圧約150KeV、ド
−ズ量3E12／cm2程度のリンのイオン注入後約1200℃、
約360分の押し込みにより形成し、Ｐ層(Ｐ-層)３は、加
速電圧約100KeV、ド−ズ量7E12／cm2程度のボロンのイ
オン注入後酸化を980℃、約200分行い、約7600オングス
トロ−ムの酸化膜形成と同時に形成する。
−ズ量3E12／cm2程度のリンのイオン注入後約1200℃、
約360分の押し込みにより形成し、Ｐ層(Ｐ-層)３は、加
速電圧約100KeV、ド−ズ量7E12／cm2程度のボロンのイ
オン注入後酸化を980℃、約200分行い、約7600オングス
トロ−ムの酸化膜形成と同時に形成する。
【００１２】その後、約0.05μｍのゲ−ト酸化膜４、リ
ンが約5E19／cm3程度にド−プされた約0.6μｍのゲ−ト
電極５を形成し、続いて加速電圧約70KeV、ド−ズ量8E1
3／cm2程度のボロンのイオン注入後約1140℃、145分程
度の押込みにより深さ約3μｍ、表面濃度8E17／cm3程度
のＰベ−ス６を形成する。
ンが約5E19／cm3程度にド−プされた約0.6μｍのゲ−ト
電極５を形成し、続いて加速電圧約70KeV、ド−ズ量8E1
3／cm2程度のボロンのイオン注入後約1140℃、145分程
度の押込みにより深さ約3μｍ、表面濃度8E17／cm3程度
のＰベ−ス６を形成する。
【００１３】次に、加速電圧70KeV、ド−ズ量5E15／cm2
程度のヒ素をイオン注入し、約1000℃、10分程度の押込
みにより、深さ約0.3μｍ、表面濃度約1.5E20／cm3のＮ
+ソ−ス／Ｎ+ドレイン７を形成した後、加速電圧約50Ke
V、ド−ズ量5E15／cm2程度のボロンのイオン注入により
Ｐ+層８を形成する。
程度のヒ素をイオン注入し、約1000℃、10分程度の押込
みにより、深さ約0.3μｍ、表面濃度約1.5E20／cm3のＮ
+ソ−ス／Ｎ+ドレイン７を形成した後、加速電圧約50Ke
V、ド−ズ量5E15／cm2程度のボロンのイオン注入により
Ｐ+層８を形成する。
【００１４】その後、厚さ約1μｍの層間絶縁膜９、厚
さ約1.1μｍのアルミのソ−ス電極10及びドレイン電極1
1が所定のパタ−ンに形成され、本発明の半導体装置が
完成する。なお、不純物導入工程、パタ−ニング工程で
フォトレジスト工程が本実施例で用いられるのは言うま
でもない。
さ約1.1μｍのアルミのソ−ス電極10及びドレイン電極1
1が所定のパタ−ンに形成され、本発明の半導体装置が
完成する。なお、不純物導入工程、パタ−ニング工程で
フォトレジスト工程が本実施例で用いられるのは言うま
でもない。
【００１５】本実施例の半導体装置において、ドレイン
・ソ−ス間耐圧は、Ｐ層(Ｐ-層)３の長さで決まり、約8
0μｍで730Vの耐圧が得られ、約4E13／cm3のボロン濃度
のＰ-基板１とＮ-ドレイン２との耐圧は、約630Vである
から(Ｐ-基板１はソ−スと同電位である)、ドレイン・
ソ−ス間耐圧は、基板ダイオ−ド耐圧(Ｎ-ドレイン２と
Ｐ-基板１のダイオ−ド耐圧)よりも高くなっている。
・ソ−ス間耐圧は、Ｐ層(Ｐ-層)３の長さで決まり、約8
0μｍで730Vの耐圧が得られ、約4E13／cm3のボロン濃度
のＰ-基板１とＮ-ドレイン２との耐圧は、約630Vである
から(Ｐ-基板１はソ−スと同電位である)、ドレイン・
ソ−ス間耐圧は、基板ダイオ−ド耐圧(Ｎ-ドレイン２と
Ｐ-基板１のダイオ−ド耐圧)よりも高くなっている。
【００１６】本実施例では、上記したように、ドレイン
・ソ−ス間耐圧と基板ダイオ−ドの耐圧を約100V差を持
たせた場合、２倍以上の逆サ−ジエネルギ−を吸収する
ことができる。なお、本発明は、上記実施例にのみ限定
されるものではなく、ＰチャネルMOSFETにも適用するこ
とができ、これも本発明に包含されるものである。
・ソ−ス間耐圧と基板ダイオ−ドの耐圧を約100V差を持
たせた場合、２倍以上の逆サ−ジエネルギ−を吸収する
ことができる。なお、本発明は、上記実施例にのみ限定
されるものではなく、ＰチャネルMOSFETにも適用するこ
とができ、これも本発明に包含されるものである。
【００１７】
【発明の効果】以上説明したように本発明の半導体装置
は、ドレイン・ソ−ス間耐圧より耐圧の低い基板ダイオ
−ドを備えているので、インダクタンス負荷などで発生
する逆サ−ジは基板ダイオ−ドで吸収され、MOS FETの
Ｐベ−スへ流れ込まないため、寄生NPNトランジスタが
オンせず、逆サ−ジに対して非常に強く、前記実施例の
ように、ドレイン・ソ−ス間耐圧と基板ダイオ−ドの耐
圧を約100V差を持たせた場合には、２倍以上の逆サ−ジ
エネルギ−を吸収できるという効果が生じる。
は、ドレイン・ソ−ス間耐圧より耐圧の低い基板ダイオ
−ドを備えているので、インダクタンス負荷などで発生
する逆サ−ジは基板ダイオ−ドで吸収され、MOS FETの
Ｐベ−スへ流れ込まないため、寄生NPNトランジスタが
オンせず、逆サ−ジに対して非常に強く、前記実施例の
ように、ドレイン・ソ−ス間耐圧と基板ダイオ−ドの耐
圧を約100V差を持たせた場合には、２倍以上の逆サ−ジ
エネルギ−を吸収できるという効果が生じる。
【図１】本発明の一実施例を示す半導体装置の平面図。
【図２】図１のＸ−Ｘ線に沿った縦断面図。
【図３】従来の一例を示す半導体装置の縦断面図。
【図４】従来の他の例を示す半導体装置の縦断面図。
１ Ｐ-基板 ２ Ｎ-ドレイン ３ Ｐ層 ４ ゲ−ト酸化膜 ５ ゲ−ト電極 ６ Ｐベ−ス ７ Ｎ+ソ−ス／Ｎ+ドレイン ８ Ｐ+層 ９ 層間絶縁膜 １０ ソ−ス電極 １１ ドレイン電極 １２ 基板電極 １３ Ｐ型埋込み層
Claims (2)
- 【請求項１】 第１導電型半導体基板上に第２導電型半
導体領域を形成し、この第２導電型半導体領域の表面に
形成された第１導電型ベース領域の中に高濃度第２導電
型半導体領域を形成すると共に、前記ベース領域に一部
重畳してゲート電極を形成し、前記第２導電型半導体領
域の表面に形成された高濃度第２導電型半導体領域と前
記ゲート電極との間に第１導電型電界緩和層を形成した
半導体装置であって、前記第１導電型半導体基板と前記
第２導電型半導体領域との接合部を保護ダイオードとし
て使用することを特徴とする半導体装置。 - 【請求項２】 前記第１導電型半導体基板と前記第２導
電型半導体領域との接合部耐圧がドレイン・ソース間耐
圧より低いことを特徴とする請求項１記載の半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315985A JP2658842B2 (ja) | 1993-11-22 | 1993-11-22 | 半導体装置 |
| US08/604,295 US5635743A (en) | 1993-11-22 | 1996-02-21 | Semiconductor device having an increased withstand voltage against an inverse surge voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315985A JP2658842B2 (ja) | 1993-11-22 | 1993-11-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147400A JPH07147400A (ja) | 1995-06-06 |
| JP2658842B2 true JP2658842B2 (ja) | 1997-09-30 |
Family
ID=18071956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5315985A Expired - Fee Related JP2658842B2 (ja) | 1993-11-22 | 1993-11-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5635743A (ja) |
| JP (1) | JP2658842B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811338A (en) * | 1996-08-09 | 1998-09-22 | Micron Technology, Inc. | Method of making an asymmetric transistor |
| DE19648798C2 (de) * | 1996-11-26 | 1998-11-19 | Hoechst Ag | Verfahren zur Herstellung von organisch modifizierten Aerogelen durch Oberflächenmodifikation des wäßrigen Gels (ohne vorherigen Lösungsmitteltausch) und anschließender Trocknung |
| TW400560B (en) * | 1996-12-23 | 2000-08-01 | Koninkl Philips Electronics Nv | Semiconductor device |
| US5846866A (en) * | 1997-02-07 | 1998-12-08 | National Semiconductor Corporation | Drain extension regions in low voltage lateral DMOS devices |
| JP4240752B2 (ja) * | 2000-05-01 | 2009-03-18 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
| US6593621B2 (en) | 2001-08-23 | 2003-07-15 | Micrel, Inc. | LDMOS field effect transistor with improved ruggedness in narrow curved areas |
| US20050096840A1 (en) * | 2003-11-03 | 2005-05-05 | Simske Steven J. | Navigation routing system and method |
| JPWO2010021099A1 (ja) * | 2008-08-22 | 2012-01-26 | パナソニック株式会社 | 電界効果トランジスタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107871A (ja) * | 1990-08-27 | 1992-04-09 | Matsushita Electron Corp | 半導体装置およびそれを用いたイグナイタ装置 |
| JPH04107876A (ja) * | 1990-08-27 | 1992-04-09 | Matsushita Electron Corp | 半導体装置及びれを用いたイグナイタ装置 |
| JPH04107878A (ja) * | 1990-08-27 | 1992-04-09 | Matsushita Electron Corp | 半導体装置およびそれを用いたイグナイタ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4300150A (en) * | 1980-06-16 | 1981-11-10 | North American Philips Corporation | Lateral double-diffused MOS transistor device |
| US5034790A (en) * | 1989-05-23 | 1991-07-23 | U.S. Philips Corp. | MOS transistor with semi-insulating field plate and surface-adjoining top layer |
| JPH03242976A (ja) * | 1990-02-21 | 1991-10-29 | Matsushita Electron Corp | 半導体装置 |
-
1993
- 1993-11-22 JP JP5315985A patent/JP2658842B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-21 US US08/604,295 patent/US5635743A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107871A (ja) * | 1990-08-27 | 1992-04-09 | Matsushita Electron Corp | 半導体装置およびそれを用いたイグナイタ装置 |
| JPH04107876A (ja) * | 1990-08-27 | 1992-04-09 | Matsushita Electron Corp | 半導体装置及びれを用いたイグナイタ装置 |
| JPH04107878A (ja) * | 1990-08-27 | 1992-04-09 | Matsushita Electron Corp | 半導体装置およびそれを用いたイグナイタ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147400A (ja) | 1995-06-06 |
| US5635743A (en) | 1997-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5502317A (en) | Silicon controlled rectifier and method for forming the same | |
| US6207512B1 (en) | Method and apparatus for improving latchup immunity in a dual-polysilicon gate process | |
| JP2642904B2 (ja) | 入出力端子での静電気放電に対してｍｏｓ集積回路を保護する装置 | |
| JPH0982814A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2658842B2 (ja) | 半導体装置 | |
| JP3317345B2 (ja) | 半導体装置 | |
| CN101040388B (zh) | 用于高电压应用的mosfet及其制作方法 | |
| JPS6180858A (ja) | パワ−ｍｏｓｆｅｔ | |
| JPH06349852A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JPH09162399A (ja) | 半導体装置 | |
| KR970053502A (ko) | 반도체 장치 및 그 제조 방법 | |
| US6716728B2 (en) | Radiation hardened silicon-on-insulator (SOI) transistor having a body contact | |
| JP2871352B2 (ja) | 半導体装置 | |
| JP3369862B2 (ja) | 半導体装置の製造方法 | |
| JP3217484B2 (ja) | 高耐圧半導体装置 | |
| KR100660917B1 (ko) | 수평형 전력소자 | |
| JP3089720B2 (ja) | Ｎｍｏｓトランジスタ | |
| JPS6146062A (ja) | ラテラルトランジスタ半導体装置の製造方法 | |
| JPH0824147B2 (ja) | 半導体装置およびその製造方法 | |
| JP2968640B2 (ja) | 半導体装置 | |
| JP3592734B2 (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 | |
| JPS6237822B2 (ja) | ||
| JPH0851198A (ja) | 半導体装置 | |
| JPH0563191A (ja) | 半導体装置 | |
| JP2917945B2 (ja) | 縦型電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |