JPH06348543A - 入出力シミュレータとの接続方法 - Google Patents

Abstract

(57)【要約】 【目的】 ターゲットシステムに備わっていない周辺機
能をソフトウェアでシミュレーション可能なデバッグシ
ステムを構築する。 【構成】 入出力装置に割り当てられたアドレスへの読
み書き動作に同期して割込みが発生するように回路を構
成し、割込み処理プログラム中で、割込み要求発生要因
となったところの最後に実行した命令語を解析しデータ
の受け渡しを行う接続プログラムを設ける。これによ
り、ターゲットシステムとハードウェア的に接続されて
いない入出力シミュレータをソフトウェア的に接続す
る。 【効果】 ＩＣＥによる方式とソフトウェアシミュレー
タによる方式の欠点をなくす。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デバッグ装置の入出力
シミュレータとの接続方法に関し、特にコンピュータシ
ステムを内蔵し、プログラム命令により動作が規定され
る機器用のデバッグ装置における入出力シミュレータと
の接続方法に関する。

【０００２】

【従来の技術】近年、ワードプロセッサ、パーソナルコ
ンピュータ等はいうに及ばず、冷暖房機器やテレビジョ
ン受像機等においても、コンピュータ及びそのプログラ
ムを内蔵したものが多々使用されるようになってきてい
る。ところで、これらの機器ではプログラムの検証（ｄ
ｅｂｕｇ）を行う必要がある。さて、従来のデバッグシ
ステムは、大きく２つの方式に分けられる。第１の方式
はプログラムを内蔵する機器たるターゲットシステムと
これをマイクロコンピュータに接続する装置たるエミュ
レータ（ＩＣＥ，ｉｎ−ｃｉｒｃｕｉｔｅ ｅｍｕｌａ
ｔｏｒ）をマイクロコンピュータに接続する方式であ
り、プログラム実行部以外はすべてターゲットシステム
のハードウェア資源を使用し、このためほぼ実時間に等
しい環境下でデバッグができる。第２の方式は、ソフト
ウェアシミュレータによるものであり、ターゲットシス
テムのハードウェアは一切使用せず、すべてコンピュー
タ上に仮想的に構築されたシステムを使用し、このため
ターゲットシステムの完成等を待たずにデバッグが可能
となる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
ようなデバッグシステムでは、いずれの方式も各々以下
に説明するような課題を有している。第１のＩＣＥによ
る方式では、ターゲットシステムにすべての入出力装置
が備わっていなければデバッグはできない。

【０００４】第２のソフトウェアシミュレータによる方
式では、命令語のメモリからの読み出し、読み出したビ
ットパターンからの命令の判定、判定結果に基づいてＣ
ＰＵ内の内部レジスタやメモリの内容を変更するという
手順をプログラムで実現する必要上実行処理速度がＩＣ
Ｅによる方式に比べて極端に遅くなり、このため対話的
なデバッグには効率が悪い。また、ターゲットシステム
に備わるべきすべての入出力装置を仮想的にソフトウェ
アで実現するには多大な労力を要する。

【０００５】本発明はかかる課題点に鑑み、具備されて
いない入出力装置をコンピュータ上に仮想的に構築する
と共に、実行処理速度の向上を図れることとなるデバッ
グシステムの入出力シミュレータとの接続方法の提供を
目的としてなされたものである。

【０００６】

【課題を解決するための手段】請上記目的を達成するた
め、請求項１の発明においては、入出力シミュレータ
と、割込み入力端子を有する中央演算処理装置と、入出
力装置に割り付けられたアドレスを指定するアドレス指
定レジスタと、アドレス指定レジスタの値とアドレスバ
スの値を比較しその結果の判定出力信号を割込み入力端
子に入力する比較器と、比較器の判定出力信号に同期し
てアドレスバスの値を捕捉するアドレスラッチレジスタ
と、ターゲットプログラム及び割込み入力端子からの割
込み要求により実行される入出力シミュレータとの接続
プログラムが配置された主記憶装置からなるデバッグ装
置を使用してなされる入出力シミュレータとの接続方法
において、前記中央演算処理装置がターゲットプログラ
ム実行中に前記アドレス指定レジスタに設定されている
アドレスに対して読み書き動作を行うと前記比較器は前
記中央演算処理装置に割込み要求を発生するステップ
と、前記ステップによる割込み要求により前記中央演算
処理装置が前記接続プログラムに分岐するステップと、
前記接続プログラムが割込み要求を引き起こしたところ
の最後の命令が書き込みか読み出しかを解析の上判定す
るステップと、前記判定ステップを受けて同じく前記接
続プログラムがもし書き込み動作命令であれば前記アド
レスラッチレジスタの値と該当するソースオペランドの
値を入出力シミュレータに引き渡し、一方読み出し動作
命令であれば同じく前記アドレスラッチレジスタの値を
入出力シミュレータに引き渡したのち該当するデスティ
ネーションオペランドに前記入出力シミュレータからの
値を代入するステップと、前記中央演算装置がそののち
割込みにより中断していたターゲットプログラムを継続
実行するステップとからなることを特徴とする入出力シ
ミュレータとの接続方法としている。

【０００７】請求項２の発明においては、入出力シミュ
レータと、割込み入力端子を有する中央演算処理装置
と、入出力装置に割り付けられたアドレスに配置される
入出力被覆メモリと、入出力装置に割り付けられたアド
レスを指定するアドレス指定レジスタと、アドレス指定
レジスタの値とアドレスバスの値を比較しその結果の判
定出力信号を中央演算処理装置の割込み入力端子に入力
する比較器と、比較器の判定出力信号に同期してアドレ
スバスの値を捕捉するアドレスラッチレジスタと、ター
ゲットプログラム及び割込み入力端子からの割込み要求
により実行される入出力シミュレータとの接続プログラ
ムが配置された主記憶装置からなるデバッグ装置を使用
してなされる入出力シミュレータとの接続方法におい
て、前記中央演算処理装置がターゲットプログラム実行
中に前記アドレス指定レジスタに設定されているアドレ
スに対して読み書き動作を行うと前記比較器は前記中央
演算処理装置に割込み要求を発生するステップと、前記
ステップによる割込み要求により前記中央演算処理装置
が前記接続プログラムに分岐するステップと、前記接続
プログラムが割込み要求を引き起こしたところの最後の
命令が書き込みか読み込みかを判定するステップと、前
記判定ステップを受けて、同じく前記接続プログラムが
もし書き込み動作命令であれば前記アドレスラッチレジ
スタの値に示される前記入出力被覆メモリの値を入出力
シミュレータに引き渡すとともにデータ送出要求を出
し、一方読み出し動作命令であれば同じく前記アドレス
ラッチレジスタの値を入出力シミュレータに引き渡した
のち前記アドレスラッチレジスタの値に示される前記入
出力被覆メモリに前記入出力シミュレータからの値を代
入するステップと、前記中央演算処理装置が割込みによ
り中断していたターゲットプログラムのプログラムカウ
ンタを割込み要求を引き起こしたところの最後の命令の
アドレスからターゲットプログラムを再実行したのち割
込みにより中断していたターゲットプログラムを継続実
行するステップとを有していることを特徴とする入出力
シミュレータとの接続方法としている。

【０００８】請求項３の発明においては、前記接続プロ
グラムによる割込み要求を引き起こしたところの最後の
命令の読み書き動作の判定ステップは、割込み要求を引
き起こしたところの最後の命令語を解析することにより
行うものであることを特徴とする請求項２記載の入出力
シミュレータとの接続方法としている。請求項４の発明
においては、前記比較器の判定出力に同期して読み込み
と書き込みの識別信号の値を捕捉するリードライトラッ
チレジスタを備え、前記接続プログラムによる割込み要
求を引き起こしたところの最後の命令の読み書き動作の
判定ステップは、前記リードライトラッチレジスタの値
により行うものであることを特徴とする請求項２記載の
入出力シミュレータとの接続方法としている。

【０００９】請求項５の発明においては、入出力シミュ
レータと、割込み入力端子を有する中央演算処理装置
と、入出力装置に割り付けられたアドレスに配置される
入出力被覆メモリと、入出力装置に割り付けられたアド
レスを指定するアドレス指定レジスタと、アドレス指定
レジスタの値とアドレスバスの値を比較しその結果の判
定出力信号が割込み入力端子に接続された比較器と、比
較器の判定出力信号に同期してアドレスバスの値を捕捉
するアドレスラッチレジスタと、ターゲットプログラム
ならびに割込み入力端子からの割込み要求により実行さ
れる入出力シミュレータとの接続プログラムが配置され
た主記憶装置からなるデバッグ装置を使用してなされる
入出力シミュレータとの接続方法において、前記中央演
算処理装置がターゲットプログラム実行中に前記アドレ
ス指定レジスタに設定されているアドレスに対して読み
書き動作を行うと前記比較器は前記中央演算処理装置に
割込み要求を発生するステップと、前記ステップによる
割込み要求により前記中央演算処理装置は前記接続プロ
グラムに分岐するステップと、前記接続プログラムが割
込み要求を引き起こしたところの最後の命令が書き込み
か読み出しかを判定するステップと、前記接続プログラ
ムが書き込み動作命令であれば、前記アドレスラッチレ
ジスタの値に示される前記入出力被覆メモリの値を入出
力シミュレータに引き渡し、読み出し動作命令であれば
同じく前記アドレスラッチレジスタの値を入出力シミュ
レータに引き渡すとともにデータ送出要求を出したのち
前記アドレスラッチレジスタの値に示される前記入出力
被覆メモリに前記入出力シミュレータからの値を代入し
て次のアクセスに備えるステップと、前記中央演算装置
がそののち割込みにより中断していたターゲットプログ
ラムを継続実行するステップとを有していることを特徴
とする入出力シミュレータとの接続方法としている。

【００１０】請求項６の発明においては、前記接続プロ
グラムによる割込み要求を引き起こしたところの最後の
命令の読み書き動作の判定ステップは、割込み要求を引
き起こしたところの最後の命令語を解析することにより
行うものであることを特徴とする請求項５記載の入出力
シミュレータとの接続方法としている。請求項７の発明
においては、前記比較器の判定出力信号に同期して読み
込みと書き込みの識別信号の値を捕捉するリードライト
ラッチレジスタとを備え、前記接続プログラムによる割
込み要求を引き起こしたところの最後の命令の読み書き
動作の判定ステップは、前記リードライトラッチレジス
タの値により行うものであることを特徴とする請求項５
記載の入出力シミュレータとの接続方法としている。

【００１１】請求項８の発明においては、入出力シミュ
レータと、割込み入力端子を有する中央演算処理装置
と、入出力装置に割り付けられたアドレスに配置される
入出力被覆メモリと、入出力装置に割り付けられたアド
レスを指定するアドレス指定レジスタと、アドレス指定
レジスタの値とアドレスバスの値を比較しその結果の判
定出力信号を中央演算処理装置の割込み入力端子に入力
する比較器と、比較器の判定出力信号に同期してアドレ
スバスの値を捕捉するアドレスラッチレジスタと、ター
ゲットプログラムならびに割込み入力端子からの割込み
要求により実行される入出力シミュレータとの接続プロ
グラムが配置された主記憶装置からなるデバッグ装置を
使用してなされる入出力シミュレータとの接続方法にお
いて、前記中央演算処理装置がターゲットプログラム実
行中に前記アドレス指定レジスタに設定されているアド
レスに対して読み書き動作を行うと前記比較器は前記中
央演算処理装置に割込み要求を発生するステップと、前
記ステップによる割込み要求により前記中央演算処理装
置は前記接続プログラムに分岐するステップと、前記接
続プログラムが割込み要求を引き起こしたところの最後
の命令が書き込みか読み出しかを判定するステップと、
前記判定ステップを受けて同じく前記接続プログラム
が、書き込み動作命令であれば前記アドレスラッチレジ
スタの値に示される前記入出力被覆メモリの値を前記入
出力シミュレータに引き渡すことにより入出力シミュレ
ータから入力データの値と入出力被覆メモリのアドレス
値を受け取り、この上で前記入出力被覆メモリに前記入
力データの値を代入して読み出し動作に備え、そののち
割込みにより中断していたターゲットプログラムを継続
実行し、読み出し動作命令であれば同じく直ちに割込み
により中断していたターゲットプログラムを継続実行す
るステップとからなることを特徴とする入出力シミュレ
ータとの接続方法としている。

【００１２】請求項９の発明においては、前記接続プロ
グラムによる割込み要求を引き起こしたところの最後の
命令の読み書き動作の判定ステップは、割込み要求を引
き起こしたところの最後の命令語を解析することにより
行うものであることを特徴とする請求項８記載の入出力
シミュレータとの接続方法としている。請求項１０の発
明においては、前記比較器の判定出力信号に同期して読
み込みと書き込みの識別信号の値を捕捉するリードライ
トラッチレジスタを備え、前記接続プログラムによる割
込み要求を引き起こしたところの最後の命令の読み書き
動作の判定ステップは、前記リードライトラッチレジス
タの値により行うものであることを特徴とする請求項８
記載の入出力シミュレータとの接続方法としている。

【００１３】

【作用】上記構成により、請求項１の発明では、入出力
シミュレータと、割込み入力端子を有する中央演算処理
装置と、入出力装置に割り付けられたアドレスを指定す
るアドレス指定レジスタと、アドレス指定レジスタの値
とアドレスバスの値を比較しその結果の判定出力信号を
割込み入力端子に入力する比較器と、比較器の判定出力
信号に同期してアドレスバスの値を捕捉するアドレスラ
ッチレジスタと、ターゲットプログラム及び割込み入力
端子からの割込み要求により実行される入出力シミュレ
ータとの接続プログラムが配置された主記憶装置からな
るデバッグ装置において、以下のステップにより入出力
シミュレータとの接続がなされる。第１のステップとし
て、前記中央演算処理装置がターゲットプログラム実行
中に前記アドレス指定レジスタに設定されているアドレ
スに対して読み書き動作を行うと前記比較器は前記中央
演算処理装置に割込み要求を発生する。第２のステップ
として、前記ステップによる割込み要求により前記中央
演算処理装置が前記接続プログラムに分岐する。第３の
ステップとして、前記接続プログラムが割込み要求を引
き起こしたところの最後の命令が書き込みか読み出しか
を解析の上判定する。第４のステップとして、前記判定
ステップを受けて同じく前記接続プログラムがもし書き
込み動作命令であれば前記アドレスラッチレジスタの値
と該当するソースオペランドの値を入出力シミュレータ
に引き渡し、一方読み出し動作命令であれば同じく前記
アドレスラッチレジスタの値を入出力シミュレータに引
き渡したのち該当するデスティネーションオペランドに
前記入出力シミュレータからの値を代入する。第５のス
テップとして、前記中央演算装置がそののち割込みによ
り中断していたターゲットプログラムを継続実行する。

【００１４】請求項２の発明においては、入出力シミュ
レータと、割込み入力端子を有する中央演算処理装置
と、入出力装置に割り付けられたアドレスに配置される
入出力被覆メモリと、入出力装置に割り付けられたアド
レスを指定するアドレス指定レジスタと、アドレス指定
レジスタの値とアドレスバスの値を比較しその結果の判
定出力信号を中央演算処理装置の割込み入力端子に入力
する比較器と、比較器の判定出力信号に同期してアドレ
スバスの値を捕捉するアドレスラッチレジスタと、ター
ゲットプログラム及び割込み入力端子からの割込み要求
により実行される入出力シミュレータとの接続プログラ
ムが配置された主記憶装置からなるデバッグ装置におい
て、以下のステップにより入出力シミュレータとの接続
がなされる。第１のステップとして、前記中央演算処理
装置がターゲットプログラム実行中に前記アドレス指定
レジスタに設定されているアドレスに対して読み書き動
作を行うと前記比較器は前記中央演算処理装置に割込み
要求を発生する。第２のステップとして、前記ステップ
による割込み要求により前記中央演算処理装置が前記接
続プログラムに分岐する。第３のステップとして、前記
接続プログラムが割込み要求を引き起こしたところの最
後の命令が書き込みか読み込みかを判定する。第４のス
テップとして、前記判定ステップを受けて、同じく前記
接続プログラムがもし書き込み動作命令であれば前記ア
ドレスラッチレジスタの値に示される前記入出力被覆メ
モリの値を入出力シミュレータに引き渡すとともにデー
タ送出要求を出し、一方読み出し動作命令であれば同じ
く前記アドレスラッチレジスタの値を入出力シミュレー
タに引き渡したのち前記アドレスラッチレジスタの値に
示される前記入出力被覆メモリに前記入出力シミュレー
タからの値を代入する。第５のステップとして、前記中
央演算処理装置が割込みにより中断していたターゲット
プログラムのプログラムカウンタを割込み要求を引き起
こしたところの最後の命令のアドレスからターゲットプ
ログラムを再実行したのち割込みにより中断していたタ
ーゲットプログラムを継続実行する。

【００１５】請求項３の発明においては、前記接続プロ
グラムによる割込み要求を引き起こしたところの最後の
命令の読み書き動作の判定ステップは、割込み要求を引
き起こしたところの最後の命令語を解析することにより
行われる。請求項４の発明においては、前記比較器の判
定出力に同期して読み込みと書き込みの識別信号の値を
捕捉するリードライトラッチレジスタを備える。これに
より、前記接続プログラムによる割込み要求を引き起こ
したところの最後の命令の読み書き動作の判定ステップ
は、前記リードライトラッチレジスタの値により行われ
る。

【００１６】請求項５の発明においては、入出力シミュ
レータと、割込み入力端子を有する中央演算処理装置
と、入出力シミュレータに割り付けられたアドレスに配
置される入出力被覆メモリと、入出力シミュレータに割
り付けられたアドレスを指定するアドレス指定レジスタ
と、アドレス指定レジスタの値とアドレスバスの値を比
較しその結果の判定出力信号が割込み入力端子に接続さ
れた比較器と、比較器の判定出力信号に同期してアドレ
スバスの値を捕捉するアドレスラッチレジスタと、ター
ゲットプログラムならびに割込み入力端子からの割込み
要求により実行される入出力シミュレータとの接続プロ
グラムが配置された主記憶装置を備えた入出力シミュレ
ータ装置において、以下のステップにより入出力シミュ
レータとの接続がなされる。第１のステップとして、前
記中央演算処理装置がターゲットプログラム実行中に前
記アドレス指定レジスタに設定されているアドレスに対
して読み書き動作を行うと前記比較器は前記中央演算処
理装置に割込み要求を発生する。第２のステップとし
て、前記ステップによる割込み要求により前記中央演算
処理装置は前記接続プログラムに分岐する。第３のステ
ップとして、前記接続プログラムが割込み要求を引き起
こしたところの最後の命令が書き込みか読み出しかを判
定する。第４のステップとして、前記接続プログラムが
書き込み動作命令であれば、前記アドレスラッチレジス
タの値に示される前記入出力被覆メモリの値を入出力シ
ミュレータに引き渡し、読み出し動作命令であれば同じ
く前記アドレスラッチレジスタの値を入出力シミュレー
タに引き渡すとともにデータ送出要求を出したのち前記
アドレスラッチレジスタの値に示される前記入出力被覆
メモリに前記入出力シミュレータからの値を代入して次
のアクセスに備える。第５のステップとして、前記中央
演算装置がそののち割込みにより中断していたターゲッ
トプログラムを継続実行する。

【００１７】請求項６の発明においては、前記接続プロ
グラムによる割込み要求を引き起こしたところの最後の
命令の読み書き動作の判定ステップが、割込み要求を引
き起こしたところの最後の命令語を解析することにより
行われる。請求項７の発明においては、前記比較器の判
定出力信号に同期して読み込みと書き込みの識別信号の
値を捕捉するリードライトラッチレジスタとを備える。
これにより、前記接続プログラムによる割込み要求を引
き起こしたところの最後の命令の読み書き動作の判定ス
テップは、前記リードライトラッチレジスタの値により
行われる。

【００１８】請求項８の発明においては、入出力シミュ
レータと、割込み入力端子を有する中央演算処理装置
と、入出力装置に割り付けられたアドレスに配置される
入出力被覆メモリと、入出力装置に割り付けられたアド
レスを指定するアドレス指定レジスタと、アドレス指定
レジスタの値とアドレスバスの値を比較しその結果の判
定出力信号を中央演算処理装置の割込み入力端子に入力
する比較器と、比較器の判定出力信号に同期してアドレ
スバスの値を捕捉するアドレスラッチレジスタと、ター
ゲットプログラムならびに割込み入力端子からの割込み
要求により実行される入出力シミュレータとの接続プロ
グラムが配置された主記憶装置からなるデバッグ装置に
おいて、以下のステップにより入出力シミュレータとの
接続がなされる。第１のステップとして、前記中央演算
処理装置がターゲットプログラム実行中に前記アドレス
指定レジスタに設定されているアドレスに対して読み書
き動作を行うと前記比較器は前記中央演算処理装置に割
込み要求を発生する。第２のステップとして、前記ステ
ップによる割込み要求により前記中央演算処理装置は前
記接続プログラムに分岐する。第３のステップとして、
前記接続プログラムが割込み要求を引き起こしたところ
の最後の命令が書き込みか読み出しかを判定する。第４
のステップとして、前記判定ステップを受けて同じく前
記接続プログラムが、書き込み動作命令であれば前記ア
ドレスラッチレジスタの値に示される前記入出力被覆メ
モリの値を前記入出力シミュレータに引き渡すことによ
り入出力シミュレータから入力データの値と入出力被覆
メモリのアドレス値を受け取りこの上で前記入出力被覆
メモリに前記入力データの値を代入して読み出し動作に
備え、そののち割込みにより中断していたターゲットプ
ログラムを継続実行し、一方読み出し動作命令であれば
同じく直ちに割込みにより中断していたターゲットプロ
グラムを継続実行する。

【００１９】請求項９の発明においては、前記接続プロ
グラムによる割込み要求を引き起こしたところの最後の
命令の読み書き動作の判定ステップは、割込み要求を引
き起こしたところの最後の命令語を解析することにより
行われる。請求項１０の発明においては、前記比較器の
判定出力信号に同期して読み込みと書き込みの識別信号
の値を捕捉するリードライトラッチレジスタを備える。
これにより、前記接続プログラムによる割込み要求を引
き起こしたところの最後の命令の読み書き動作の判定ス
テップは、前記リードライトラッチレジスタの値により
行われる。

【００２０】

【実施例】以下、本発明を実施例に基づき説明する。 （第１実施例）本実施例は請求項１の発明に係わる。図
１は、本実施例の入出力シミュレータとの接続方法を採
用したデバッグ装置の構成図である。本図において、１
は割込み入力端子（図示せず）を有する中央演算処理装
置であり、２はアドレス（ａｄｄｒｅｓｓ，番地）指定
レジスタであり、３は比較器であり、４はアドレスラッ
チレジスタであり、５は主記憶装置であり、１０は主記
憶装置５に配置されたそしてデバッグの対象となるター
ゲットプログラムであり、１１は同じく接続プログラム
であり、２０は比較器３の比較結果を出力する判定出力
信号線であり、２１はアドレスバスであり、２２はデー
タバスであり、３１は本来電気的に接続されるはずの入
出力装置の動作を模擬すべく別途ＣＰＵ上に仮想的に構
成された入出力シミュレータである。

【００２１】いま、入出力シミュレータ３１に割り当て
られたアドレスが１００番地だとする。このとき、アド
レス指定レジスタ２には図示しないが“１００”という
値が設定されている。また、比較器３はアドレス指定レ
ジスタ２の設定値とアドレスバス２１の値を比較し、も
し両値が一致していれば“１”を出力し、不一致ならば
“０”を出力する。したがって、判定出力信号線２０に
は通常“０”が出力されている。なお、中央演算処理装
置１は、割込み入力端子に判定出力信号線２０から
“１”が入力されれば割込み処理プログラムに分岐する
（飛び越す）ものとし、また、アドレスラッチレジスタ
４もこの信号をストローブ（ｓｔｒｏｂｅ）信号として
作動し、その値が“１”のときにラッチ（ｌａｔｃｈ，
保持）動作をするものとする。ここで、割込み処理プロ
グラムとしては、接続プログラム１１が登録されてい
る。

【００２２】中央演算処理装置１は、アドレスバス２
１、データバス２２を介して主記憶装置５に格納されて
いるターゲットプログラム１０を読み出した上で実行し
ている。中央演算処理装置１が入出力動作を行うために
入出力シミュレータ３１に割り当てられたアドレス、つ
まり１００番地をアクセスすると、比較器３はアドレス
指定レジスタ２内の設定値とアドレスバス２１に出力さ
れている値が一致するのを検出し、判定出力信号線２０
に判定出力信号として一致を表す値“１”を出力する。
判定出力信号線２０は、中央演算処理装置１の割込み入
力端子ならびにアドレスラッチレジスタ４内のストロー
ブ端子（図示せず）に接続されているので、中央演算処
理装置１に対して割込み（ｉｎｔｅｒｒｕｐｔ）要求が
なされ、アドレスラッチレジスタ４にはその時点でのア
ドレスバス２１の値、つまり今の場合“１００”が捕捉
される。そして、中央演算処理装置１はターゲットプロ
グラムの実行については、目下実行中の命令の終了後に
復帰に備えてのプログラムカウンタの必要な退避を行っ
た上で中断し、割込み処理プログラムである接続プログ
ラム１１に分岐する。

【００２３】図２は、この接続プログラム１１の動作流
れ図である。以下、本図を参照しながらその内容を説明
する。 （ステップ１０）割込み要求を受け付け、接続プログラ
ム１１が実行を開始する。 （ステップ１１）割込みにより中断した時点でのプログ
ラムカウンタ（ＰＣ，program countr, 次の命令のアド
レスを示す）の値から、入出力装置への読み書き動作命
令の語長だけアドレス値を減じて、入出力動作命令の格
納アドレスを求める。

【００２４】（ステップ１２）命令語の解析を行う。 （ステップ１３）求められたアドレスに格納されている
入出力動作命令が、書き込み動作命令か読み出し動作命
令かを判定する。オペコード（オペレーションコード）
だけでは判定できない命令語（例えば、“ＭＯＶ”で読
み書きの両方を行うような場合）のときは、デスティネ
ーションオペランド（destination operand,目的の演算
数部，書き込まれた命令）がアドレスラッチレジスタ４
の値つまり１００番地であれば書き込み動作命令であ
り、ソースオペランド（souce operand,もとの演算数
部）が１００番地であれば読み出し動作命令と判定す
る。

【００２５】（ステップ１４）もし、書き込み動作命令
であれば、アドレスラッチレジスタ４の値とソースオペ
ランドの内容とを入出力シミュレータ３１に引き渡す。
例えば、いま命令が“ＭＯＶ １００，Ｒ１”（１００
番地にレジスタＲ１の値を格納せよ）であり、このとき
Ｒ１の内容が１５であるとすると、アドレスラッチレジ
スタ４の値“１００”とソースオペランドの内容つまり
Ｒ１の内容“１５”とを入出力シミュレータ３１に引き
渡すこととなる。

【００２６】（ステップ１５）もし、読み出し動作命令
であれば、アドレスラッチレジスタ４の値を入出力シミ
ュレータ３１に引き渡す。いま命令が“ＭＯＶ Ｒ２，
（Ｒ０）”（レジスタＲ０で示される番地の値をレジス
タＲ２に格納せよ）であり、このときＲ０の内容は１０
０であるとすると、アドレスラッチレジスタ４の値“１
００”を入出力シミュレータ３１に引き渡すこととな
る。

【００２７】（ステップ１６）入出力シミュレータ３１
から入力値を受け取れば、その値をデスティネーション
オペランドに格納する。例えば、入出力シミュレータ３
１から入力値が“２３”であり、デスティネーションオ
ペランドがＲ２であれば、レジスタＲ２に値“２３”を
格納することとなる。 （ステップ１７）入出力シミュレータ３１との接続作業
が完了したので、割込み処理プログラムつまり接続プロ
グラム１１からターゲットプログラム１０に復帰する。

【００２８】以上説明したように本実施例によれば、入
出力装置に割り当てられたアドレスへの読み書き動作に
同期して割込みが発生するように回路を構成し、この上
で割込み処理プログラム中に、割込み要求発生要因とな
ったところの最後に実行した命令語を解析しデータの受
け渡しを行う接続プログラムを設けることにより、ター
ゲットシステムとハードウェア的に接続されていない入
出力シミュレータをソフトウェア的に接続可能となる。
すなわち、命令語の解読実行はシミュレータを介在させ
ずＣＰＵハードウェアでなされる。

【００２９】なお、本実施例では、前記（ステップ１
１）の動作に際しては、入出力装置への読み書き動作命
令の語長が分かっているものとしたが、あらかじめ特定
できないときには、割込みにより中断した時のプログラ
ムカウンタの値からアドレス値を減じながらターゲット
プログラム１０を逆アセンブルし、すなわちアセンブラ
にもどり、逆アセンブルされたソースオペランド若しく
はデスティネーションオペランドの値が、アドレスラッ
チレジスタ４の値と等しくなる命令語を求めるようにす
ればよい。また、図３に示すようにハードウェア的に一
つ前に実行した命令語のアドレスを記憶するレジスタ
（ＬＰＣ，Last Program Counter）を設け、割込み受付
時にはこのレジスタ（ＬＰＣ）も退避するように中央演
算処理装置を設計し、このＬＰＣの値により求めるよう
にしてもよい。

【００３０】（第２実施例）本実施例は請求項２、請求
項３及び請求項４の発明に係わる。図４は、本実施例の
入出力シミュレータとの接続方法を採用したデバッグ装
置の構成図である。本図において、１は中央演算処理装
置であり、２はアドレス指定レジスタであり、３は比較
器であり、４はアドレスラッチレジスタであり、５は主
記憶装置であり、６は入出力被覆メモリであり、１０は
主記憶装置５内に配置されたターゲットプログラムであ
り、１２は同じく接続プログラムであり、２０は比較器
３の比較結果を出力する判定出力信号線であり、２１は
アドレスバスであり、２２はデータバスであり、３１は
入出力シミュレータである。

【００３１】なお、本図において図１に示した機器と同
一の機能を果たすものは、図１と同じ符号を付すことに
より原則としてその説明を省略する。そしてこれは後の
実施例でも同じである。次に、本実施例固有の機器であ
るが、入出力被覆メモリ６は、入出力シミュレータに割
り当てられたアドレスに重複して配置され、中央演算処
理装置１がアドレス指定レジスタ２に設定されたアドレ
スに読み書きするとき、入出力装置に優先して動作する
ように設計されている。このため入出力シミュレータ３
１への読み書きは抑止される。

【００３２】いま、入出力シミュレータ３１に割り当て
られたアドレスが１００番地だとする。また、割込み処
理プログラムとして、接続プログラム１２が登録されて
いるとする。中央演算処理装置１は、アドレスバス２
１、データバス２２を介して主記憶装置５に格納されて
いるターゲットプログラム１０を読み出し、実行してい
る。

【００３３】中央演算処理装置１が、入出力装置にアク
セスするために入出力シミュレータ３１に割り当てられ
たアドレスつまり１００番地をアクセスすると、比較器
３は、アドレス指定レジスタ２の設定値とアドレスバス
２１に出力されている値が一致するのを検出し、判定出
力信号線２０に両値の一致を表す値“１”を出力する。
判定出力信号線２０は、中央演算処理装置１の割込み入
力端子ならびにアドレスラッチレジスタ４のストローブ
端子に接続されているので、中央演算処理装置１に対し
て割込み要求がなされ、かつ、アドレスラッチレジスタ
４にはその時点でのアドレスバス２１の値、つまり今の
場合“１００”が捕捉される。以上の動作は実施例１と
同じである。そして、中央演算処理装置１はターゲット
プログラム１０の実行を中断し、割込み処理プログラム
である接続プログラム１２に分岐する。 図５は、接続
プログラム１２の動作流れ図である。以下、図５を参照
しながら説明する。なお、本図において、先の実施例と
基本的に同じ動作のステップは同じステップ番号を付
し、動作の異なるそして対応するステップには、先頭の
桁の数字を１から２に変更し、２桁目の数字は対応する
ステップの２桁目の数字とあわせてある。そして、後の
実施例でもこれらのことについても同様である。

【００３４】（ステップ１０）割込み要求を受け付け、
接続プログラム１２の実行を開始する。 （ステップ１１）割込みにより中断した時のプログラム
カウンタの値から、入出力装置への読み書き動作命令の
語長だけアドレス値を減じて、入出力動作命令の格納ア
ドレスを求める。

【００３５】（ステップ１２）命令語を解析する。 （ステップ１３）求められたアドレスに格納されている
入出力動作命令が、書き込み動作命令か読み出し動作命
令かを判定する。オペコードだけでは判定できない命令
語のときは、デスティネーションオペランドがアドレス
ラッチレジスタ４の値つまり１００番地であれば書き込
み動作命令であり、ソースオペランドが１００番地であ
れば読み出し動作命令と判定する。

【００３６】（ステップ２４）もし、書き込み動作命令
であれば、アドレスラッチレジスタ４の値とアドレスラ
ッチレジスタ４の値に示される番地に割り当てられてい
る入出力被覆メモリ６の内容とを入出力シミュレータ３
１に引き渡す。例えば、いま命令が“ＭＯＶ １００，
Ｒ１”（１００番地にレジスタＲ１の値を格納せよ）で
あれば、アドレスラッチレジスタ４の値“１００”と１
００番地に割り当てられている入出力被覆メモリ６の内
容（ここにはＲ１の内容が格納されている）とを入出力
シミュレータ３１に引き渡す。

【００３７】（ステップ１５）もし、読み出し動作命令
であれば、アドレスラッチレジスタ４の値を入出力シミ
ュレータ３１に引き渡す。例えば、いま命令が“ＭＯＶ
Ｒ２，（Ｒ０）”（レジスタＲ０で示される番地の値
をレジスタＲ２に格納せよ）であれば、アドレスラッチ
レジスタ４の値“１００”を入出力シミュレータ３１に
引き渡す。（このときＲ０の内容は１００である） （ステップ２６１）入出力シミュレータ３１から入力値
を受け取れば、その値をアドレスラッチレジスタ４の値
に示される番地に割り当てられている入出力被覆メモリ
６に格納する。例えば“２３”を受け取れば、その値を
アドレスラッチレジスタ４に示されるところの１００番
地に値“２３”を格納する。

【００３８】（ステップ２６２）中断しているターゲッ
トプログラムのプログラムカウンタを割込みを引き起こ
したところの命令のアドレスに戻し、当該命令を再実行
させる。これによりデータの読み出し動作がなされる。 （ステップ１７）入出力シミュレータ３１との接続作業
が完了したので、割込み処理プログラムつまり接続プロ
グラム１２からターゲットプログラム１０に復帰する。

【００３９】以上説明したように本実施例によれば、入
出力被覆メモリ６を設けることにより、書き込み時点で
のソースオペランドの値は入出力被覆メモリ６から得る
ことができ、読み出し時のデスティネーションオペラン
ドへのデータの格納は入出力被覆メモリ６の内容を設定
した後の命令の再実行により行うことができ、ターゲッ
トプログラムと入出力シミュレータとのデータの受け渡
し作業を大幅に改善することができる。

【００４０】なお、本実施例では、前記（ステップ１
１）の動作に際しては、入出力シミュレータへの読み書
き動作命令の語長が分かっているものとしたが、あらか
じめ特定できないときには、第１実施例と同様他の方法
を講じることによって特定できるのはいうまでもないこ
とである。また、図６に示すように、中央演算処理装置
１の読み書き制御信号線２３の値を比較器３の出力信号
に同期して捕捉するリードライト（ｒｅａｄ ｗｒｉｔ
ｅ、読み書き）ラッチレジスタ７を設け、この値を参照
することにすれば、（ステップ１２）で命令語を解析せ
ずとも読み書きの動作判定を行うことも可能となる。

【００４１】（第３実施例）本実施例は請求項５、請求
項６及び請求項７の発明に係る。図７は、本実施例に係
る入出力シミュレータとの接続方法を採用したデバッグ
装置の構成図である。本図において、１は割込み入力端
子（図示せず）を有する中央演算処理装置であり、２は
アドレス指定レジスタであり、３は比較器であり、４は
アドレスラッチレジスタであり、５は主記憶装置であ
り、６は入出力被覆メモリであり、７はリードライトラ
ッチレジスタであり、１０は主記憶装置５に配置された
ターゲットプログラムであり、１３は同じく接続プログ
ラムであり、２０は比較器３の比較結果を出力する判定
出力信号線であり、２１はアドレスバスであり、２２は
データバスであり、２３は読み書き制御信号線であり、
３１は入出力シミュレータである。

【００４２】図１および図４のものと同一の機能を果た
すものについては同じ符号を付すことにより、原則とし
てその説明を省略する。いま、入出力シミュレータ３１
に割り当てられたアドレスが１００番地（出力用）と１
０１番地（入力用）だとする。このとき、アドレス指定
レジスタ２には“１００”および“１０１”という値が
設定されている。１０１番地には、最初のデータの読み
出しに備え初期値“２３”が予め設定されいる。同じ
く、予め割込み処理プログラムとして、接続プログラム
１３が登録されている。

【００４３】中央演算処理装置１は、アドレスバス２
１、データバス２２を介して主記憶装置５に格納されて
いるターゲットプログラム１０を読み出した上で実行し
ている。中央演算処理装置１が、入出力動作を行うため
にシミュレータ３１に割り当てられたアドレスつまり１
００番地もしくは１０１番地をアクセスする。これによ
り、比較器３は、アドレス指定レジスタ２の設定値とア
ドレスバス２１に出力されている値とが一致するのを検
出し、判定出力信号線２０に両値の一致を表す値“１”
を出力する。判定出力信号線２０は、中央演算処理装置
１の割込み入力端子、アドレスラッチレジスタ４のスト
ローブ端子及びリードライトラッチレジスタ７のストロ
ーブ端子に接続されている。このとき、中央演算処理装
置１に対して割込み要求がなされ、アドレスラッチレジ
スタ４にはその時点でのアドレスバス２１の値が捕捉さ
れ、リードライトラッチレジスタ７には読み書き制御信
号線２３の値が捕捉される。そして、中央演算処理装置
１はターゲットプログラム１０の実行を中断し、割込み
処理プログラムである接続プログラム１３に分岐する。

【００４４】図８は、この接続プログラム１３の動作流
れ図である。以下、本図を参照しながらその内容を説明
する。なお、本図において、先の第２実施例と基本的に
同じ動作のステップには同じステップ番号を付し、動作
の異なるステップには先頭の桁の数字を１又は２から３
に変更し、２桁目の数字は相応するステップの番号の２
桁目の数字とあわせてある。

【００４５】（ステップ１０）割込み要求を受け付け、
接続プログラム１３の実行を開始する。 （ステップ３１）リードライトラッチレジスタ７の値を
読み出す。 （ステップ３３）割込みを発生した際の入出力装置への
読み書き動作命令が、書き込み動作命令か読み出し動作
命令かを判定する。

【００４６】（ステップ２４）リードライトラッチレジ
スタ７の値が書き込み動作を示していれば、アドレスラ
ッチレジスタ４の値（この例では“１００”）と、その
番地（この例では１００番地）に割り当てられている入
出力被覆メモリ６の内容を入出力シミュレータ３１に引
き渡す。 （ステップ１５）リードライトラッチレジスタ７の値が
読み出し動作を示していれば、アドレスラッチレジスタ
４の値（この例では“１０１”）を入出力シミュレータ
３１に引き渡す。このとき、ターゲットプログラムは、
１０１番地から値“２３”を読み込んでいる。

【００４７】（ステップ３６）入出力シミュレータ３１
から入力値、例えば“４５”を受け取れば、その値をア
ドレスラッチレジスタ４に示されるところの１０１番地
（ここには入出力被覆メモリ６が配置されている）に値
“４５”を次の読み出し動作に備えて格納する。 （ステップ１７）入出力シミュレータ３１との接続作業
が完了したので、割込み処理つまり接続プログラム１３
からターゲットプログラム１０に復帰する。

【００４８】以上説明したように本実施例によれば、最
後に実行した命令語が何であるかの解析や語長の判定を
一切必要とせず、更には以下に説明するように読み出し
時のリソース（resource, 資源）の破壊も生じない。な
お、リソースの破壊であるが、例えば、ＡＮＤ Ｒ３，
１０１（Ｒ３の内容と１０１番地の内容の論理積をとり
その結果をＲ３に格納せよ）という命令がなされたが、
１０１番地に正しい値が入っていない場合にはこの命令
実行によりＲ３が破壊されてしまうこととなる。このた
め、こののち１０１番地に正しい値を入れてこの命令を
再実行したとしても、既にＲ３が破壊されているので正
しい結果は得られない。しかしながら、本実施例では、
１０１番地には先送りによ正しい値が準備されているの
で、このようなリーソスの破壊は生じない。

【００４９】（第４実施例）本実施例は、請求項８、請
求項９及び請求項１０の発明に係わる。図９は、本実施
例に係る入出力シミュレータとの接続方法を採用したデ
バッグ装置の構成図である。本図において、１は割込み
入力端子（図示せず）を有する中央演算処理装置であ
り、２はアドレス指定レジスタであり、３は比較器であ
り、４はアドレスラッチレジスタであり、５は主記憶装
置であり、６は入出力被覆メモリであり、７はリードラ
イトラッチレジスタであり、１０は主記憶装置５内に配
置されたターゲットプログラムであり、１２は同じく接
続プログラムであり、２０は比較器３の比較結果を出力
する判定出力信号線であり、２１はアドレスバスであ
り、２２はデータバスであり、３２は入出力シミュレー
タである。

【００５０】先の図１、図４および図７に示したものと
同一の機能を果たすものについては、同じ符号を付すこ
とにより、原則としてその説明を省略する。いま、シミ
ュレータ３２に割り当てられたアドレスが１００番地
（出力用）と１０１番地（入力用）とする。また、割込
み処理プログラムとして、接続プログラム１４が登録さ
れている。

【００５１】中央演算処理装置１は、アドレスバス２
１、データバス２２を介して主記憶装置５に格納されて
いるターゲットプログラム１０を読み出した上で実行し
ている。中央演算処理装置１が、入出力動作を行うため
にシミュレータ３２に割り当てられたアドレスつまり１
００番地もしくは１０１番地をアクセスする。これによ
り、比較器３は、アドレス指定レジスタ２の設定値とア
ドレスバス２１に出力されている値とが一致するのを検
出し、判定出力信号線２０に両値の一致を表す値“１”
を出力する。判定出力信号線２０は、中央演算処理装置
１の割込み入力端子、アドレスラッチレジスタ４のスト
ローブ端子及びリードライトラッチレジスタ７のストロ
ーブ端子に接続されている。このとき、中央演算処理装
置１に対して割込み要求がなされ、アドレスラッチレジ
スタ４にはその時点でのアドレスバス２１の値が捕捉さ
れ、リードライトラッチレジスタ７には読み書き制御信
号線２３の値が捕捉される。

【００５２】以上までの動作は先の第３実施例と同じで
ある。そして、中央演算処理装置１はターゲットプログ
ラム１０の実行を中断し、割込み処理プログラムである
接続プログラム１４に分岐するが、この内容が異なる。
図１０は、この接続プログラム１４の動作流れ図であ
る。以下、本図を参照しながらその内容を説明する。な
お、本図においても先の実施例と基本的に同じ動作のス
テップには同じステップ番号を付し、動作の異なるステ
ップには先頭の桁の数字を１又は２又は３から４に変更
し、２桁めの数字は相応するステップの２桁めの数字に
あわせてある。

【００５３】（ステップ４１）割込み要求を受け付け、
接続プログラム１４の実行を開始する。 （ステップ３１）リードライトラッチレジスタ７の値を
読み出す。 （ステップ３３）割込みを発生した際の入出力装置への
読み書き動作命令が、書き込み動作命令か読み出し動作
命令かを判定する。

【００５４】（ステップ２４）リードライトラッチレジ
スタ７の値が書き込み動作を示していれば、アドレスラ
ッチレジスタ４の値（この例では“１００”）と、その
番地（この例では１００番地）に割り当てられている入
出力被覆メモリ６の内容とを入出力シミュレータ３２に
引き渡す。 （ステップ４４１）入出力シミュレータ３２からアドレ
ス値“１０１”と入力値、例えば“４５”を受け取れ
ば、その値“４５”を１０１番地（ここには入出力被覆
メモリ６が配置してある）に格納して読み出し動作に備
える。

【００５５】（ステップ１７）入出力シミュレータ３２
との接続作業が完了したので、割込み処理つまり接続プ
ログラム１３からターゲットプログラム１０に復帰す
る。 以上説明したように、本実施例によれば、出力値によっ
て次の入力値を変化させることができるとともに、ター
ゲットプログラムと入出力シミュレータの接続に要する
オーバーヘッドを大幅に改善することができる。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
ターゲットシステムには具備されていないがデバッグに
は必要な入出力装置を、コンピュータ上に仮想的に構築
された入出力シミュレータで代行させることが可能とな
る。このため、ターゲットシステムにすべての入出力装
置が備わっていなくてもプログラムデバッグが可能なデ
バッグシステムを構築しえる。また、命令語の解釈実行
にはシミュレータを介在させず、ＣＰＵハードウェアで
実行するため、純粋なソフトウェアシミュレータ方式に
比較した場合に、実行速度も入出力シミュレータの遅さ
だけに押さえることができる。このため、その実用的効
果は大きい。

【図面の簡単な説明】

【図１】請求項１の発明に係る入出力シミュレータとの
接続方法を採用したデバッグ装置の一実施例の構成図で
ある。（第１実施例）

【図２】上記実施例における、接続プログラムの動作流
れ図である。

【図３】上記実施例における、小変更部の構成図であ
る。

【図４】請求項２、請求項３及び請求項４の発明に係る
入出力シミュレータとの接続方法を採用したデバッグ装
置の一実施例の構成図である。（第２実施例）

【図５】上記実施例における、接続プログラムの動作流
れ図である。

【図６】上記実施例における、小変更部の構成図であ
る。

【図７】請求項５、請求項６及び請求項７の発明に係る
入出力シミュレータとの接続方法を採用したデバッグ装
置の一実施例の構成図である。（第３実施例）

【図８】上記実施例における、接続プログラムの動作流
れ図である。

【図９】請求項８、請求項９及び請求項１０の発明に係
る入出力シミュレータとの接続方法を採用したデバッグ
装置の一実施例の構成図である。（第４実施例）

【図１０】上記実施例における、接続プログラムの動作
流れ図である。

【符号の説明】

１ 中央演算処理装置 ２ アドレス指定レジスタ ３ 比較器 ４ アドレスラッチレジスタ ５ 主記憶装置 ６ 入出力被覆メモリ ７ リードライトラッチレジスタ １０ ターゲットプログラム １１ 接続プログラム（第１実施例） １２ 接続プログラム（第２実施例） １３ 接続プログラム（第３実施例） １４ 接続プログラム（第４実施例） ２０ 判定出力信号線 ２１ アドレスバス ２２ データバス ２３ 読み書き制御信号線 ３１ 入出力シミュレータ（第１、第２、第３実施例） ３２ 入出力シミュレータ（第４実施例）

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入出力シミュレータと、割込み入力端子
   を有する中央演算処理装置と、入出力装置に割り付けら
   れたアドレスを指定するアドレス指定レジスタと、アド
   レス指定レジスタの値とアドレスバスの値を比較しその
   結果の判定出力信号を割込み入力端子に入力する比較器
   と、比較器の判定出力信号に同期してアドレスバスの値
   を捕捉するアドレスラッチレジスタと、ターゲットプロ
   グラム及び割込み入力端子からの割込み要求により実行
   される入出力シミュレータとの接続プログラムが配置さ
   れた主記憶装置からなるデバッグ装置を使用してなされ
   る入出力シミュレータとの接続方法において、前記中央
   演算処理装置がターゲットプログラム実行中に前記アド
   レス指定レジスタに設定されているアドレスに対して読
   み書き動作を行うと前記比較器は前記中央演算処理装置
   に割込み要求を発生するステップと、前記ステップによ
   る割込み要求により前記中央演算処理装置が前記接続プ
   ログラムに分岐するステップと、前記接続プログラムが
   割込み要求を引き起こしたところの最後の命令が書き込
   みか読み出しかを解析の上判定するステップと、前記判
   定ステップを受けて同じく前記接続プログラムが、もし
   書き込み動作命令であれば前記アドレスラッチレジスタ
   の値と該当するソースオペランドの値を入出力シミュレ
   ータに引き渡し、一方読み出し動作命令であれば同じく
   前記アドレスラッチレジスタの値を入出力シミュレータ
   に引き渡したのち該当するデスティネーションオペラン
   ドに前記入出力シミュレータからの値を代入するステッ
   プと、前記中央演算装置がそののち割込みにより中断し
   ていたターゲットプログラムを継続実行するステップと
   からなることを特徴とする入出力シミュレータとの接続
   方法。
2. 【請求項２】 入出力シミュレータと、割込み入力端子
   を有する中央演算処理装置と、入出力装置に割り付けら
   れたアドレスに配置される入出力被覆メモリと、入出力
   装置に割り付けられたアドレスを指定するアドレス指定
   レジスタと、アドレス指定レジスタの値とアドレスバス
   の値を比較しその結果の判定出力信号を中央演算処理装
   置の割込み入力端子に入力する比較器と、比較器の判定
   出力信号に同期してアドレスバスの値を捕捉するアドレ
   スラッチレジスタと、ターゲットプログラム及び割込み
   入力端子からの割込み要求により実行される入出力シミ
   ュレータとの接続プログラムが配置された主記憶装置か
   らなるデバッグ装置を使用してなされる入出力シミュレ
   ータとの接続方法において、前記中央演算処理装置がタ
   ーゲットプログラム実行中に前記アドレス指定レジスタ
   に設定されているアドレスに対して読み書き動作を行う
   と前記比較器は前記中央演算処理装置に割込み要求を発
   生するステップと、前記ステップによる割込み要求によ
   り前記中央演算処理装置が前記接続プログラムに分岐す
   るステップと、前記接続プログラムが割込み要求を引き
   起こしたところの最後の命令が書き込みか読み込みかを
   判定するステップと、前記判定ステップを受けて、同じ
   く前記接続プログラムがもし書き込み動作命令であれば
   前記アドレスラッチレジスタの値に示される前記入出力
   被覆メモリの値を入出力シミュレータに引き渡すととも
   にデータ送出要求を出し、一方読み出し動作命令であれ
   ば同じく前記アドレスラッチレジスタの値を入出力シミ
   ュレータに引き渡したのち前記アドレスラッチレジスタ
   の値に示される前記入出力被覆メモリに前記入出力シミ
   ュレータからの値を代入するステップと、前記中央演算
   処理装置が割込みにより中断していたターゲットプログ
   ラムのプログラムカウンタを割込み要求を引き起こした
   ところの最後の命令のアドレスからターゲットプログラ
   ムを再実行したのち割込みにより中断していたターゲッ
   トプログラムを継続実行するステップとを有しているこ
   とを特徴とする入出力シミュレータとの接続方法。
3. 【請求項３】 前記接続プログラムによる割込み要求を
   引き起こしたところの最後の命令の読み書き動作の判定
   ステップは、割込み要求を引き起こしたところの最後の
   命令語を解析することにより行うものであることを特徴
   とする請求項２記載の入出力シミュレータとの接続方
   法。
4. 【請求項４】 前記比較器の判定出力に同期して読み込
   みと書き込みの識別信号の値を捕捉するリードライトラ
   ッチレジスタを備え、前記接続プログラムによる割込み
   要求を引き起こしたところの最後の命令の読み書き動作
   の判定ステップは、前記リードライトラッチレジスタの
   値により行うものであることを特徴とする請求項２記載
   の入出力シミュレータとの接続方法。
5. 【請求項５】 入出力シミュレータと、割込み入力端子
   を有する中央演算処理装置と、入出力装置に割り付けら
   れたアドレスに配置される入出力被覆メモリと、入出力
   装置に割り付けられたアドレスを指定するアドレス指定
   レジスタと、アドレス指定レジスタの値とアドレスバス
   の値を比較しその結果の判定出力信号が割込み入力端子
   に接続された比較器と、比較器の判定出力信号に同期し
   てアドレスバスの値を捕捉するアドレスラッチレジスタ
   と、ターゲットプログラムならびに割込み入力端子から
   の割込み要求により実行される入出力シミュレータとの
   接続プログラムが配置された主記憶装置からなるデバッ
   グ装置を使用してなされる入出力シミュレータとの接続
   方法において、前記中央演算処理装置がターゲットプロ
   グラム実行中に前記アドレス指定レジスタに設定されて
   いるアドレスに対して読み書き動作を行うと前記比較器
   は前記中央演算処理装置に割込み要求を発生するステッ
   プと、前記ステップによる割込み要求により前記中央演
   算処理装置は前記接続プログラムに分岐するステップ
   と、前記接続プログラムが割込み要求を引き起こしたと
   ころの最後の命令が書き込みか読み出しかを判定するス
   テップと、前記接続プログラムが書き込み動作命令であ
   れば、前記アドレスラッチレジスタの値に示される前記
   入出力被覆メモリの値を入出力シミュレータに引き渡
   し、読み出し動作命令であれば同じく前記アドレスラッ
   チレジスタの値を入出力シミュレータに引き渡すととも
   にデータ送出要求を出したのち前記アドレスラッチレジ
   スタの値に示される前記入出力被覆メモリに前記入出力
   シミュレータからの値を代入して次のアクセスに備える
   ステップと、前記中央演算装置がそののち割込みにより
   中断していたターゲットプログラムを継続実行するステ
   ップとを有していることを特徴とする入出力シミュレー
   タとの接続方法。
6. 【請求項６】 前記接続プログラムによる割込み要求を
   引き起こしたところの最後の命令の読み書き動作の判定
   ステップは、割込み要求を引き起こしたところの最後の
   命令語を解析することにより行うものであることを特徴
   とする請求項５記載の入出力シミュレータとの接続方
   法。
7. 【請求項７】 前記比較器の判定出力信号に同期して読
   み込みと書き込みの識別信号の値を捕捉するリードライ
   トラッチレジスタとを備え、前記接続プログラムによる
   割込み要求を引き起こしたところの最後の命令の読み書
   き動作の判定ステップは、前記リードライトラッチレジ
   スタの値により行うものであることを特徴とする請求項
   ５記載の入出力シミュレータとの接続方法。
8. 【請求項８】 入出力シミュレータと、割込み入力端子
   を有する中央演算処理装置と、入出力装置に割り付けら
   れたアドレスに配置される入出力被覆メモリと、入出力
   装置に割り付けられたアドレスを指定するアドレス指定
   レジスタと、アドレス指定レジスタの値とアドレスバス
   の値を比較しその結果の判定出力信号を中央演算処理装
   置の割込み入力端子に入力する比較器と、比較器の判定
   出力信号に同期してアドレスバスの値を捕捉するアドレ
   スラッチレジスタと、ターゲットプログラムならびに割
   込み入力端子からの割込み要求により実行される入出力
   シミュレータとの接続プログラムが配置された主記憶装
   置からなるデバッグ装置を使用してなされる入出力シミ
   ュレータとの接続方法において、前記中央演算処理装置
   がターゲットプログラム実行中に前記アドレス指定レジ
   スタに設定されているアドレスに対して読み書き動作を
   行うと前記比較器は前記中央演算処理装置に割込み要求
   を発生するステップと、前記ステップによる割込み要求
   により前記中央演算処理装置は前記接続プログラムに分
   岐するステップと、前記接続プログラムが割込み要求を
   引き起こしたところの最後の命令が書き込みか読み出し
   かを判定するステップと、前記判定ステップを受けて同
   じく前記接続プログラムが、書き込み動作命令であれば
   前記アドレスラッチレジスタの値に示される前記入出力
   被覆メモリの値を前記入出力シミュレータに引き渡すこ
   とにより入出力シミュレータから入力データの値と入出
   力被覆メモリのアドレス値を受け取り、この上で前記入
   出力被覆メモリに前記入力データの値を代入して読み出
   し動作に備え、そののち割込みにより中断していたター
   ゲットプログラムを継続実行し、読み出し動作命令であ
   れば同じく直ちに割込みにより中断していたターゲット
   プログラムを継続実行するステップとからなることを特
   徴とする入出力シミュレータとの接続方法。
9. 【請求項９】 前記接続プログラムによる割込み要求を
   引き起こしたところの最後の命令の読み書き動作の判定
   ステップは、割込み要求を引き起こしたところの最後の
   命令語を解析することにより行うものであることを特徴
   とする請求項８記載の入出力シミュレータとの接続方
   法。
10. 【請求項１０】 前記比較器の判定出力信号に同期して
    読み込みと書き込みの識別信号の値を捕捉するリードラ
    イトラッチレジスタを備え、前記接続プログラムによる
    割込み要求を引き起こしたところの最後の命令の読み書
    き動作の判定ステップは、前記リードライトラッチレジ
    スタの値により行うものであることを特徴とする請求項
    ８記載の入出力シミュレータとの接続方法。